Настройки

Укажите год
-

Небесная энциклопедия

Космические корабли и станции, автоматические КА и методы их проектирования, бортовые комплексы управления, системы и средства жизнеобеспечения, особенности технологии производства ракетно-космических систем

Подробнее
-

Мониторинг СМИ

Мониторинг СМИ и социальных сетей. Сканирование интернета, новостных сайтов, специализированных контентных площадок на базе мессенджеров. Гибкие настройки фильтров и первоначальных источников.

Подробнее

Форма поиска

Поддерживает ввод нескольких поисковых фраз (по одной на строку). При поиске обеспечивает поддержку морфологии русского и английского языка
Ведите корректный номера.
Ведите корректный номера.
Ведите корректный номера.
Ведите корректный номера.
Укажите год
Укажите год
Применить Всего найдено 89032. Отображено 100.
05-01-2012 дата публикации

Carbon-based memory element

Номер: US20120001142A1
Автор: Abu Sebastian, Charalampos Pozidis, Christophe P. Rossel, Daniele Caimi, Evangelos S. Eleftheriou
Принадлежит: International Business Machines Corp

One embodiment of the disclosure can provide a storage layer of a resistive memory element comprising a resistance changeable material. The resistance changeable material can include carbon. Contact layers can be provided for contacting the storage layer. The storage layer can be disposed between a bottom contact layer and a top contact layer. The resistance changeable material can be annealed at a predetermined temperature over a predetermined annealing time for rearranging an atomic order of the resistance changeable material.

Подробнее
Номер записи: 1
05-01-2012 дата публикации

Methods, structures, and devices for reducing operational energy in phase change memory

Номер: US20120002465A1
Автор: Roy E. Meade
Принадлежит: Micron Technology Inc

Methods of forming and operating phase change memory devices include adjusting an activation energy barrier between a metastable phase and a stable phase of a phase change material in a memory cell. In some embodiments, the activation energy barrier is adjusted by applying stress to the phase change material in the memory cell. Memory devices include a phase change memory cell and a material, structure, or device for applying stress to the phase change material in the memory cell. In some embodiments, a piezoelectric device may be used to apply stress to the phase change material. In additional embodiments, a material having a thermal expansion coefficient greater than that of the phase change material may be positioned to apply stress to the phase change material.

Подробнее
Номер записи: 2
05-01-2012 дата публикации

Single transistor memory cell

Номер: US20120002467A1
Автор: Mikhail Nagoga, Serguei Okhonin
Принадлежит: Micron Technology Inc

A semiconductor device along with circuits including same and methods of operating same are disclosed. In one particular embodiment, the device may comprise a memory cell including a transistor. The transistor may comprise a gate, an electrically floating body region, and a source region and a drain region adjacent the body region. Data stored in memory cells of the device may be refreshed during hold operations.

Подробнее
Номер записи: 3
05-01-2012 дата публикации

Cell deterioration warning apparatus and method

Номер: US20120002468A1
Автор: Frankie F. Roohparvar, Jung-Sheng Hoei, Vishal Sarin
Принадлежит: Micron Technology Inc

Memory devices and methods adapted to process and generate analog data signals representative of data values of two or more bits of information facilitate increases in data transfer rates relative to devices processing and generating only binary data signals indicative of individual bits. Programming of such memory devices includes programming to a target threshold voltage range representative of the desired bit pattern. Reading such memory devices includes generating an analog data signal indicative of a threshold voltage of a target memory cell. Warning of cell deterioration can be performed using reference cells programmed in accordance with a known pattern such as to approximate deterioration of non-volatile memory cells of the device.

Подробнее
Номер записи: 4
05-01-2012 дата публикации

Memory Bit Redundant Vias

Номер: US20120002471A1
Автор: Mark A. Dexter, Sarma S. GUNTURI
Принадлежит: Texas Instruments Inc

An integrated circuit containing a memory array with memory bits and a differential sense amplifier for reading the logic state of the memory bits. The integrated circuit also contains redundant vias which are in the via path that couples a bitline to Vss. Moreover, an integrated circuit containing a FLASH memory bit with redundant vias in the via path from the bitline to Vss.

Подробнее
Номер записи: 5
05-01-2012 дата публикации

Nonvolatile memory apparatus

Номер: US20120002480A1
Автор: In Suk YUN
Принадлежит: Hynix Semiconductor Inc

A nonvolatile memory device includes: a data transmission line configured to transmit internal configuration data; a data path control unit configured to control a data transmission path direction of the data transmission line according to control of a test signal; and a configuration data latch unit configured to latch a signal transmitted through the data transmission line or drive a latched signal to the data transmission line, according to control of the test signal.

Подробнее
Номер записи: 6
05-01-2012 дата публикации

Output enable signal generation circuit of semiconductor memory

Номер: US20120002493A1
Автор: Hee Jin Byun
Принадлежит: Hynix Semiconductor Inc

An output enable signal generation circuit of a semiconductor memory includes: a latency signal generation unit configured to generate a latency signal for designating activation timing of a data output enable signal in response to a read signal and a CAS latency signal; and a data output enable signal generation unit configured to control the activation timing and deactivation timing of the data output enable signal in response to the latency signal and a signal generated by shifting the latency signal based on a burst length (BL).

Подробнее
Номер записи: 7
05-01-2012 дата публикации

Circuit and method for controlling standby leakage current in random access memory devices

Номер: US20120002497A1
Автор: Chung Zen Chen
Принадлежит: Elite Semiconductor Memory Technology Inc

A method for controlling standby current coming from bit line leakage in random access memory devices comprises the steps of: continuously deactivating a pre-charge equalization circuit providing a pre-charge voltage to a pair of complementary bit lines of a memory cell if the memory cell is in a self-refresh mode, a standby mode or an active mode; temporarily activating the pre-charge equalization circuit before the memory cell is refreshed if the memory cell is in a self-refresh mode or a standby mode; and temporarily activating the pre-charge equalization circuit before the memory cell is refreshed or accessed if the memory cell is in an active mode.

Подробнее
Номер записи: 8
10-12-2004 дата публикации

ОТКАЗОУСТОЙЧИВОЕ УСТРОЙСТВО ХРАНЕНИЯ ИНФОРМАЦИИ

Номер: RU0000042682U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Коршунов В.Н., Павлов А.А., Павлов П.А., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Отказоустойчивое устройство хранения информации, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, схему проверки на четность, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность, к входам блока инверсии и к первым входам кодирующего устройства, выходы схемы проверки на четность подключены к второму входу кодирующего устройства, к вторым входам третьего элемента И и к пятым входам регистра, выходы блока инверсии подключены к третьим входам кодирующего устройства, выходы кодирующего устройства подключены к третьим входам третьего элемента И и к шестым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого ...

Подробнее
Номер записи: 9
10-12-2004 дата публикации

САМОКОРРЕКТИРУЮЩЕЕСЯ УСТРОЙСТВО ХРАНЕНИЯ ИНФОРМАЦИИ

Номер: RU0000042683U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Коршунов В.Н., Павлов А.А., Павлов П.А., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Самокорректирующееся устройство хранения информации, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, схему проверки на четность, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность, к входам блока инверсии и к первым входам кодирующего устройства, выход схемы проверки на четность подключен к второму входу кодирующего устройства, к второму входу третьего элемента И, к пятому входу регистра, выходы блока инверсии подключены к третьим входам кодирующего устройства, выходы кодирующего устройства подключены к третьим входам третьего элемента И и к шестым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого ...

Подробнее
Номер записи: 10
10-12-2004 дата публикации

САМОКОРРЕКТИРУЮЩЕЕСЯ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000042684U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Павлов А.А., Павлов П.А., Смирнов Д.В., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Самокорректирующееся запоминающее устройство, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам блока инверсии и к первым входам кодирующего устройства, выходы кодирующего устройства подключены к вторым входам третьего элемента И и к пятым входам регистра, выходы блока инверсии подключены к вторым входам кодирующего устройства, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора подключена к входам третьего элемента ИЛИ, вторая группа выходов дешифратора подключена к входам четвертого элемента ИЛИ, третья группа выходов ...

Подробнее
Номер записи: 11
10-12-2004 дата публикации

ОТКАЗОУСТОЙЧИВОЕ УСТРОЙСТВО

Номер: RU0000042685U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Павлов А.А., Павлов П.А., Смирнов Д.В., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Отказоустойчивое устройство, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, регистр, схему проверки на четность, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность и к первым входам кодирующего устройства, выходы кодирующего устройства подключены к вторым входам третьего элемента И и к пятым входам регистра, выходы схемы проверки на четность подключены к вторым входам кодирующего устройства, к третьим входам третьего элемента И и к шестым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора подключена к входам третьего элемента ИЛИ, вторая группа ...

Подробнее
Номер записи: 12
10-12-2004 дата публикации

САМОКОРРЕКТИРУЮЩЕЕСЯ УСТРОЙСТВО

Номер: RU0000042686U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Павлов А.А., Павлов П.А., Смирнов Д.В., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Самокорректирующееся устройство, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам кодирующего устройства, выходы кодирующего устройства подключены к вторым входам третьего элемента И и к пятым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора подключена к входам третьего элемента ИЛИ, вторая группа выходов дешифратора подключена к входам четвертого элемента ИЛИ, третья группа выходов дешифратора подключена к входам пятого элемента ИЛИ, четвертая группа выходов дешифратора подключена к входам шестого элемента ИЛИ, ...

Подробнее
Номер записи: 13
27-02-2005 дата публикации

ОТКАЗОУСТОЙЧИВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000044201U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Коршунов В.Н., Павлов А.А., Павлов П.А., Царьков А.Н.
Принадлежит: ИНСТИТУТ ИНЖЕНЕРНОЙ ФИЗИКИ РОССИЙСКАЯ ФЕДЕРАЦИЯ (ИИФ РФ)

Отказоустойчивое запоминающее устройство, содержащие исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, схему проверки на четность, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность, к входам блока инверсии и к первым входам кодирующего устройства, выход схемы проверки на четность подключены к второму входу кодирующего устройства, выходы блока инверсии подключены к третьим входам кодирующего устройства, выходы кодирующего устройства подключены к вторым входам третьего элемента И и к пятым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора ...

Подробнее
Номер записи: 14
10-01-2008 дата публикации

УСТРОЙСТВО ПОВЫШЕНИЯ ДОСТОВЕРНОСТИ И СКОРОСТИ ПЕРЕДАЧИ ИНФОРМАЦИИ

Номер: RU0000070066U1
Автор: Крупенин Александр Владимирович, Кузнецов Юрий Васильевич, Симанков Владимир Сергеевич
Принадлежит: Государственное образовательное учреждение высшего профессионального образования "Кубанский государственный технологический университет" (ГОУВПО "КубГТУ")

Устройство повышения достоверности и скорости передачи информации, включающее две параллельно расположенные линии, содержащие каждая последовательно расположенные выходной накопитель, ключ, накопитель, анализатор признака соответствия, дешифратор команды запрос; общий ключ, общий выходной накопитель, десять логических элементов ИЛИ, логический элемент И, устройство поразрядного сравнения элементов принятых кодовых комбинаций, управляющий ключ, причем информационный вход решающей обратной связи первого канала соединен с соответствующими входами накопителя, анализатора признака соответствия, дешифратора команды запрос первой линии, а информационный вход решающей обратной связи второго канала соединен соответственно со входами накопителя, анализатора признака соответствия, дешифратора команды запрос второй линии, выходы выходных накопителей первого и второго каналов соединены с соответствующими входами элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций и входами с первого по шестой логических элементов ИЛИ, выходы которых подключены соответственно ко входам общего ключа, выходы которого соединены со входами общего выходного накопителя, при этом выходы элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций соединены со входами десятого логического элемента ИЛИ, выход которого соединен со входом управляющего ключа, первый выход которого соединен со входом девятого логического элемента ИЛИ, а второй выход соединен со входом общего ключа, выход анализатора признака соответствия первой линии соединен со входом логического элемента И и входом седьмого логического элемента ИЛИ, выход которого соединен со входом ключа первой линии и входом управляющего ключа, а выход логического элемента И соединен со входом девятого логического элемента ИЛИ, выход анализатора признака соответствия второй линии соединен со входом логического элемента И и входом восьмого логического элемента ИЛИ, выход которого соединен со входом ключа ...

Подробнее
Номер записи: 15
20-01-2008 дата публикации

УСТРОЙСТВО ПОВЫШЕНИЯ ДОСТОВЕРНОСТИ ПЕРЕДАЧИ ИНФОРМАЦИИ

Номер: RU0000070384U1
Автор: Крупенин Александр Владимирович, Кузнецов Юрий Васильевич, Симанков Владимир Сергеевич
Принадлежит: Государственное образовательное учреждение высшего профессионального образования "Кубанский государственный технологический университет" (ГОУВПО "КубГТУ")

Устройство повышения достоверности передачи информации, включающее две параллельно расположенные линии, содержащие каждая последовательно расположенные выходной накопитель, ключ, накопитель, анализатор признака соответствия, дешифратор команды запрос, общий ключ, общий выходной накопитель, десять логических элементов "ИЛИ", устройство поразрядного сравнения элементов принятых кодовых комбинаций, логический элемент "И", причем информационный вход решающей обратной связи первого канала соединен с соответствующими входами накопителя, анализатора признака соответствия, дешифратора команды запрос первой линии, а информационный вход решающей обратной связи второго канала соединен соответственно со входами накопителя, анализатора признака соответствия, дешифратора команды запрос второй линии, выходы выходных накопителей первого и второго каналов соединены с соответствующими входами элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций и входами с первого по шестой логических элементов "ИЛИ", выходы которых подключены соответственно ко входам общего ключа, выходы которого соединены со входами общего выходного накопителя, при этом выходы элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций соединены со входами десятого логического элемента "ИЛИ", выход которого соединен со входом девятого логического элемента "ИЛИ" и входом общего ключа, выход анализатора признака соответствия первой линии соединен со входом логического элемента "И" и входом седьмого логического элемента "ИЛИ", выход которого соединен со входом ключа первой линии, при этом выход логического элемента "И" соединен со входом девятого логического элемента "ИЛИ", выход анализатора признака соответствия второй линии соединен со входом логического элемента "И" и входом восьмого логического элемента "ИЛИ", выход которого соединен со входом ключа второй линии, выходы дешифраторов команды запрос первой и второй линии соединены со входами девятого логического ...

Подробнее
Номер записи: 16
20-07-2011 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ИСПРАВЛЕНИЕМ ОШИБОК В БАЙТЕ ИНФОРМАЦИИ И ОБНАРУЖЕНИЕМ ОШИБОК В БАЙТАХ ИНФОРМАЦИИ

Номер: RU0000106771U1
Автор: Борисов Константин Юрьевич, Малофеев Юрий Георгиевич, Осипенко Павел Николаевич, Павлов Александр Алексеевич, Павлов Алексей Александрович, Павлов Павел Александрович, Хоруженко Олег Владимирович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Устройство хранения и передачи данных с исправлением ошибок в байте информации и обнаружением ошибок в байтах информации, содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, коммутатор, блок коммутаторов, корректор, блок корректоров, отличающееся тем, что оно дополнительно содержит первый блок элементов ИЛИ, второй блок элементов ИЛИ, инвертор, элемент И, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, двадцатичетырехразрядные информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов r, r, r, r, r, r, r, r путем сложения по модулю 2 информационных символов x, x, x, z, z, z, a, а, а, c, c, c, e е е, f f f, g g g, h h h, поступающих на входы входного блока кодирования, в соответствии с правилом: r=x⊕z ⊕а ⊕c ⊕e⊕f ⊕g⊕h; r=x⊕z ⊕а ⊕c⊕e⊕f ⊕g⊕h; r=х⊕z⊕а⊕с⊕е⊕f⊕g⊕h; r=x⊕ z⊕ а⊕ а⊕ с⊕ e⊕ е⊕ f⊕ f⊕ g⊕ g⊕ g; r=x⊕ x⊕ z⊕ а⊕ c⊕ с⊕ е⊕ е⊕ f⊕ g⊕ g⊕ g; r=x⊕ z⊕ z⊕ a⊕ c⊕ c⊕ e⊕ f⊕ f⊕ g⊕ g⊕ g; r=x⊕ z⊕ а⊕ а⊕ c⊕ e⊕ f⊕ g⊕ g⊕ g; r=x⊕ x⊕ z⊕ a⊕ а⊕ c⊕ е⊕ f⊕ f⊕ g⊕ g⊕ g, которые поступают на седьмые входы узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора, блока корректоров и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов r, r, r, r, r, r r r путем сложения по модулю 2 информационных символов х х х, z z z, a a a, c c c, e e e, f f f, g g g, h h h, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в ...

Подробнее
Номер записи: 17
20-08-2011 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ИСПРАВЛЕНИЕМ ОДИНОЧНЫХ ОШИБОК В БАЙТЕ ИНФОРМАЦИИ И ОБНАРУЖЕНИЕМ ПРОИЗВОЛЬНЫХ ОШИБОК В БАЙТАХ ИНФОРМАЦИИ

Номер: RU0000107606U1
Автор: Борисов Константин Юрьевич, Малофеев Юрий Георгиевич, Осипенко Павел Николаевич, Павлов Александр Алексеевич, Павлов Алексей Александрович, Павлов Павел Александрович, Хоруженко Олег Владимирович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Устройство хранения и передачи данных с исправлением одиночных ошибок в байте информации и обнаружением произвольных ошибок в байтах информации, содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, коммутатор, блок коммутаторов, корректор, блок корректоров, отличающееся тем, что оно дополнительно содержит первый блок элементов ИЛИ, второй блок элементов ИЛИ, инвертор, элемент И, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, 24-разрядные информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов r, r, r, r, r, r путем сложения по модулю 2 информационных символов xxx, zzz, aaa, ccc, eee, fff, ggg, hhh., поступающих на входы входного блока кодирования, в соответствии с правилом: r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g; r=x⊕z⊕a⊕с⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g; r=x⊕z⊕a⊕с⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g, которые поступают на седьмые входы узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора, блока корректоров и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов r, r, r, r, r, r путем сложения по модулю 2 информационных символов xxx, zzz, aaa, ccc, eee, fff, ggg, hhh, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом: r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕c⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g; r=x⊕z⊕a⊕c⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g; r=x⊕z⊕a⊕c⊕c⊕e⊕e⊕f ...

Подробнее
Номер записи: 18
27-10-2011 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ ИНФОРМАЦИИ С ОБНАРУЖЕНИЕМ ОШИБОК

Номер: RU0000109888U1
Автор: Борисов Сергей Генадьевич, Малофеев Юрий Георгиевич, Осипенко Павел Николаевич, Павлов Александр Алексеевич, Павлов Алексей Александрович, Павлов Павел Александрович, Хоруженко Олег Владимирович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерой физики"

Устройство хранения информации с обнаружением ошибок, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок выявления ошибки, блок элементов И, элемент И, элемент ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», входной блок кодирования формирует значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов х1, х2, х3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=x1⊕х2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, выходной блок кодирования формирует значения проверочных контрольных разрядов r1, r2 путем сложения по модулю 2 информационных символов х1, х2, х3, y1, y2, y3, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1=x1⊕x2⊕y1⊕y2; r2=х2⊕х3⊕y2⊕y3, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, информационные символы поступают на пятые входы узла памяти совместно с контрольными символами, полученными из информационных символов с помощью входного блока кодирования, вход синхронизации подключен к шестому входу узла памяти и к первым входам блока элементов И и элемента И, информационные символы с информационных выходов узла памяти поступают на вторые входы блока элементов И и на входы выходного блока кодирования, выходные символы выходного блока кодирования поступают на первые входы блока выявления ошибки, на вторые входы которого поступают контрольные символы с информационных выходов узла памяти, выходы блока выявления ошибки подключены к входам элемента ИЛИ, выход элемента ИЛИ подключен к второму входу элемента И, выходы блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала « ...

Подробнее
Номер записи: 19
10-07-2013 дата публикации

УСТРОЙСТВО ВЫБОРКИ-ХРАНЕНИЯ ДАННЫХ

Номер: RU0000130122U1
Автор: Колесников Дмитрий Васильевич, Невежин Евгений Васильевич
Принадлежит: Закрытое акционерное общество "Лагуна" (ЗАО "Лагуна")

Устройство выборки-хранения данных, содержащее дифференциальный операционный усилитель с двумя конденсаторами обратной связи, два конденсатора прямой передачи, фиксирующих значение входного напряжения, пару входных ключей, две пары внутренних ключей, обеспечивающих перенос заряда конденсаторов прямой передачи на конденсаторы обратной связи и пару выходных ключей, фиксирующих выходное напряжение устройства во время интервала выборки входного напряжения, отличающееся тем, что в качестве входных ключей используются двунаправленные комплементарные ключи, а вторая пара последовательно соединенных внутренних ключей подключена ко входам дифференциального операционного усилителя, при этом средняя точка упомянутых внутренних ключей вместе со средней точкой первой пары внутренних ключей подключается к виртуальной земле. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 27/02 (13) 130 122 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2013109474/08, 04.03.2013 (24) Дата начала отсчета срока действия патента: 04.03.2013 (72) Автор(ы): Колесников Дмитрий Васильевич (RU), Невежин Евгений Васильевич (RU) (45) Опубликовано: 10.07.2013 Бюл. № 19 1 3 0 1 2 2 R U Формула полезной модели Устройство выборки-хранения данных, содержащее дифференциальный операционный усилитель с двумя конденсаторами обратной связи, два конденсатора прямой передачи, фиксирующих значение входного напряжения, пару входных ключей, две пары внутренних ключей, обеспечивающих перенос заряда конденсаторов прямой передачи на конденсаторы обратной связи и пару выходных ключей, фиксирующих выходное напряжение устройства во время интервала выборки входного напряжения, отличающееся тем, что в качестве входных ключей используются двунаправленные комплементарные ключи, а вторая пара последовательно соединенных внутренних ключей подключена ко входам дифференциального операционного усилителя, при этом средняя точка упомянутых внутренних ключей вместе ...

Подробнее
Номер записи: 20
20-12-2013 дата публикации

ПОЛЕЗНАЯ МОДЕЛЬ УСТРОЙСТВА ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ИСПРАВЛЕНИЕМ ОШИБОК В ДВУХ БАЙТАХ ИНФОРМАЦИИ

Номер: RU0000135820U1
Автор: Борисов Константин Юрьевич, Гусев Александр Викторович, Павлов Александр Алексеевич, Хоруженко Олег Владимирович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики", Федеральное государственное научное учреждение "Институт информатизации образования" Российская академия образования

Устройство хранения и передачи данных с исправлением ошибок в двух байтах информации, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, отличающееся тем, что дополнительно содержит блок хранения векторов ошибок, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов a a a a, b b bb, c ccc, d d d d, e e e e, f f f f, g g g g, h h h h, i i i i, j j j j, k k k k, l l l l, m m m m, n n n n, o o o o, p p p р, поступающих на входы входного блока кодирования, в соответствии с правилом: выходы входного блока кодирования подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов аaаа, bbbb, cccc, dddd, eeee, ffff, gggg,hhhh, iiii, jjjj, kkkk, llll, mmmm, nnnn, oooo, pppp, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом: ⊕n⊕o⊕o⊕p⊕p⊕p, выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, к вторым входам которого подключены выходы контрольных разрядов узла памяти, выходы блока вычисления синдрома ошибки подключены к входам ...

Подробнее
Номер записи: 21
10-11-2014 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК В БАЙТАХ ИНФОРМАЦИИ

Номер: RU0000147518U1
Автор: Вальваков Александр Михайлович, Гуляев Анатолий Васильевич, Гусев Александр Викторович, Гусев Константин Викторович, Ласяк Максим Игоревич, Мурашко Александр Анатольевич, Павлов Александр Алексеевич, Павлов Алексей Александрович
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики", Федеральное государственное научное учреждение "Институт информатизации образования" Российская академия образования

Устройство хранения и передачи данных с обнаружением и исправлением ошибок в байтах информации, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, отличающееся тем, что дополнительно содержит блок хранения векторов ошибок, первый блок элементов ИЛИ, второй блок элементов ИЛИ, элемент неравнозначности, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов аааа, bbbb, cccc, dddd, eeee, ffff, gggg, hhhh, iiii, jjjj, kkkk, llll, mmmm, nnnn, oooo, pppp, поступающих на входы входного блока кодирования, в соответствии с правилом: выходы входного блока кодирования подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов , , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов а а a а b b b b, c c c с, d d d d, e e eе f f f f, g g gg, h h h h, i i i i, j j j j, k k kk, l l l l, m m m m, n n n n, o o o o, p p p p, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом: выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, к вторым входам которого подключены выходы контрольных разрядов узла ...

Подробнее
Номер записи: 22
10-01-2015 дата публикации

ЭЛЕКТРОМЕХАНИЧЕСКИЙ ЭЛЕМЕНТ ПАМЯТИ

Номер: RU0000149608U1
Автор: Жигалов Владислав Анатольевич, Орлов Сергей Николаевич, Тимошенков Алексей Сергеевич, Тимошенков Сергей Петрович
Принадлежит: Общество с ограниченной ответственностью "Лаборатория Микроприборов", Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский университет "МИЭТ"

Электромеханический элемент памяти, содержащий опорную плату, изоляционный слой, электромеханический привод с электродами управления, площадки крепления, отличающийся тем, что сформирована единая упругодеформируемая балка, предварительно изогнутая относительно ее нейтрального положения, а на одном из электродов электромеханического привода в верхнем ее слое сформирован эмиттер автоэмиссионного диода. И 1 149608 ко РОССИЙСКАЯ ФЕДЕРАЦИЯ ВУ” 149 608” 4 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ ММ9К Досрочное прекращение действия патента из-за неуплаты в установленный срок пошлины за поддержание патента в силе Дата прекращения действия патента: 08.07.2020 Дата внесения записи в Государственный реестр: 11.05.2021 Дата публикации и номер бюллетеня: 11.05.2021 Бюл. №14 Стр.: 1 па 830967 ЕП

Подробнее
Номер записи: 23
20-02-2015 дата публикации

ОТКАЗОУСТОЙЧИВОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000150426U1
Автор: Бурмистров Алексей Андреевич, Гусев Александр Викторович, Павлов Александр Алексеевич, Павлов Алексей Александрович, Сорокин Денис Евгеньевич, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики", Федеральное государственное научное учреждение "Институт информатизации образования" Российская академия образования

Отказоустойчивое оперативное запоминающее устройство, содержащее исходный вычислительный канал, избыточный вычислительный канал, первый дешифратор, корректор, с первого по седьмой блоки элементов ИЛИ, с первого по третий элементы ИЛИ, с первого по четвертый элементы задержки, первый и второй блоки элементов И, RS-триггер, регистр, с первого по четвертый блоки элементов неравнозначности, второй дешифратор, элемент НЕ, блок хранения поправок, блок вычисления признака поправки, в котором обнаружение ошибок осуществляется на основе линейного кода, корректирующего одиночные ошибки, а определение конфигурации кратной ошибки осуществляется по результатам подачи тестового воздействия, представляющего собой инверсное значение кодового набора, отличающееся тем, что для обнаружения ошибок используется линейный код, обнаруживающий одиночные и двойные ошибки, требующий два контрольных разряда и при этом дополнительно содержит восьмой блок элементов ИЛИ, третий блок элементов И первое кодирующее устройство формирующие значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы первого блока кодирования, в соответствии с правилом: ; , блок вычисления синдрома, формирующий значения проверочных контрольных разрядов r1, r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на его входы при считывании информации с информационных выходов исходного вычислительного канала в соответствии с правилом: ; и поразрядного сложения по модулю 2 контрольных разрядов ; , появление единичных значений сигналов в результате суммирования, свидетельствует о наличии ошибки в считываемом кодовом наборе, второе кодирующее устройство, формирующие значения контрольных разрядов r и r путем сложения по модулю 2 информационных символов тестового вектора ошибки b, b, b(i - номер блока информационных разрядов тестового вектора ошибок, характеризующий наличие ошибки), поступающих на его входы в ...

Подробнее
Номер записи: 24
10-09-2015 дата публикации

УСТРОЙСТВО ВЫБОРКИ И ХРАНЕНИЯ

Номер: RU0000154754U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна
Принадлежит: Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ставропольский государственный аграрный университет"

Устройство выборки и хранения, содержащее неинвертирующий усилитель напряжения, вход которого одновременно является информационным входом устройства выборки и хранения и вторым входом схемы сравнения, первый вход которой соединен с выходом повторителя на операционном усилителе и выходом устройства выборки и хранения; выход схемы сравнения подключен к S-входу триггера, R-вход которого служит входом управления устройства выборки и хранения; выход триггера подключен к входу управления аналогового ключа, вход которого соединен с выходом неинвертирующего усилителя напряжения, а выход подключен к входам повторителя на операционном усилителе и конвертора положительного емкостного сопротивления, содержащим два операционных усилителя, четыре резистора, конденсатор, причем конденсатор одним контактом заземлен, вторым контактом подключен к инвертирующему входу первого операционного усилителя и входу первого резистора, выход которого подключен к инвертирующему входу второго операционного усилителя и входу второго резистора, выход которого соединен непосредственно с выходом второго операционного усилителя и через третий резистор, подключен к параллельно соединенным неинвертирующему входу второго операционного усилителя, выходу первого операционного усилителя и входу четвертого резистора, выход которого соединен с неинвертирующим входом первого операционного усилителя и входом конвертора положительного емкостного сопротивления, отличающееся тем, что в схему сравнения, содержащую первый и второй компараторы, введены третий компаратор, логический инвертор, два элемента 2И, элемент 2ИЛИ, формирователь укороченного импульса, причем выход формирователя укороченного импульса служит выходом схемы сравнения; первый вход схемы сравнения соединен с неинвертирующим входом первого компаратора и инвертирующим входом второго компаратора, выходы которых соединены с первыми входами, соответственно, первого и второго элементов 2И; второй вход схемы сравнения соединен с инвертирующим входом ...

Подробнее
Номер записи: 25
10-10-2015 дата публикации

АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000155555U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна
Принадлежит: Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ставропольский государственный аграрный университет"

Аналоговое запоминающее устройство, содержащее первый операционный усилитель (ОУ), неинвертирующий вход которого заземлен, первый конденсатор, включенный между выходом и инвертирующим входом первого ОУ, резистор, подсоединенный между инвертирующим входом первого ОУ и первым ключом, второй ключ, подсоединенный параллельно первому конденсатору, выход первого ОУ непосредственно соединен с неинвертирующим входом первого компаратора, инвертирующий вход которого соединен с источником аналогового напряжения, и через третий ключ соединен с неинвертирующим входом второго ОУ, соединенным также через второй конденсатор с земляной шиной, инвертирующий вход второго ОУ соединен с его же выходом, являющимся выходом аналогового запоминающего устройства, выход формирователя импульсов соединен с входом управления третьего ключа, а также через первый логический инвертор - с входами первой и второй логических ячеек 2И, к второму входу первой ячейки 2И подсоединен выход тактового генератора, а ее выход соединен с входом управления первого ключа, второй вход второй логической ячейки 2И через второй логический инвертор соединен с выходом тактового генератора, а ее выход подключен к входу управления второго ключа, отличающееся тем, что в устройство введены второй компаратор, компаратор на базе ОУ, первая и вторая логические ячейки 3И, логическая ячейка 2ИЛИ, третий логический инвертор, причем неинвертирующий вход компаратора на базе ОУ соединен с земляной шиной, инвертирующий вход соединен с источником аналогового напряжения, а выход подключен к входу первого аналогового ключа, второму входу второй логической ячейки 3И и, через третий логический инвертор, к второму входу первой логической ячейки 3И, выходы ячеек 3И, через логическую ячейку 2ИЛИ, соединены со входом формирователя импульсов, а третьи входы соединены с выходом тактового генератора, выход первого компаратора соединен с первым входом первой логической ячейки 3И, инвертирующий вход второго компаратора соединен с выходом первого ...

Подробнее
Номер записи: 26
20-10-2015 дата публикации

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ВЫБОРКИ МГНОВЕННОГО ЗНАЧЕНИЯ НАПРЯЖЕНИЯ

Номер: RU0000155713U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна
Принадлежит: Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ставропольский государственный аграрный университет"

Устройство для формирования выборки мгновенного значения напряжения, содержащее первый компаратор, операционный усилитель (ОУ), неинвертирующий вход которого заземлен, инвертирующий вход через первый ключ подключен к выходу резистора, а в цепи отрицательной обратной связи ОУ включен запоминающий конденсатор, параллельно которому включен второй ключ, триггер, выход которого соединен с входом управления первого ключа, а вход установки в единичное состояние триггера, через формирователь импульсов, соединен с выходом генератора тактовых импульсов (ГТИ), который через первый логический инвертор подключен к входу управления второго ключа, отличающееся тем, что в устройство введены второй компаратор, компаратор на ОУ, буферный повторитель на ОУ, первая и вторая логические ячейки 3И, логическая ячейка 2ИЛИ, второй логический инвертор, причем неинвертирующий вход компаратора на ОУ соединен с земляной шиной, инвертирующий вход соединен с входом устройства, а выход подключен, непосредственно к входу резистора, второму входу второй логической ячейки 3И, и через второй логический инвертор, к второму входу первой логической ячейки 3И, выходы логических ячеек 3И, через логическую ячейку 2ИЛИ, соединены со входом установки в нулевое состояние триггера, а третьи входы логических ячеек 3И соединены с выходом ГТИ, выход второго компаратора соединен с первым входом второй логической ячейки ЗИ, неинвертирующий вход второго компаратора соединен с инвертирующим входом первого компаратора и входом устройства, неинвертирующий вход буферного повторителя на ОУ соединен с выходом интегратора на ОУ, инвертирующий вход соединен с собственным выходом, а также с неинвертирующим и инвертирующим входами, соответственно, первого и второго компараторов, выход буферного повторителя на ОУ служит выходом устройства. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 27/02 (13) 155 713 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ ...

Подробнее
Номер записи: 27
20-12-2015 дата публикации

УСТРОЙСТВО ВЫБОРКИ И ХРАНЕНИЯ

Номер: RU0000157940U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна
Принадлежит: Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ставропольский государственный аграрный университет"

1. Устройство выборки и хранения, содержащее первый аналоговый ключ, два операционных усилителя, резистор цепи обратной связи, два встречно включенных диода, конвертор положительного емкостного сопротивления, причем вход устройства подключен к неинвертирующему входу первого операционного усилителя, выход которого непосредственно подключен ко входу первого аналогового ключа и через встречно включенные диоды одновременно подключен к инвертирующему входу первого операционного усилителя и резистору цепи обратной связи, второй вывод которого соединен одновременно с выходом и инвертирующим входом второго операционного усилителя, выход которого служит выходом устройства выборки и хранения, выход первого аналогового ключа соединен с неинвертирующим входом второго операционного усилителя и первым входом конвертора положительного емкостного сопротивления, отличающееся тем, что в устройство введены первый и второй формирователь импульсов, элемент задержки, второй аналоговый ключ, два логических инвертора, логический элемент 2И, причем вход управления устройства выборки и хранения, через первый формирователь импульса, соединен с параллельно подключенными входом управления второго аналогового ключа, входом элемента задержки и входом первого логического инвертора, вход второго аналогового ключа заземлен, а выход подключен ко второму входу конвертора положительного емкостного сопротивления, выход элемента задержки, через второй формирователь импульса, соединен с входом управления первого аналогового ключа и входом второго логического инвертора, выходы первого и второго логических инверторов подключены ко входам логического элемента 2И, выход которого служит выходом управления устройства выборки и хранения. 2. Устройство выборки и хранения по п. 1, отличающееся тем, что конвертор положительного емкостного сопротивления содержит два операционных усилителя, четыре резистора, конденсатор, причем конденсатор одним контактом заземлен, вторым контактом подключен ко второму входу ...

Подробнее
Номер записи: 28
10-04-2016 дата публикации

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ВЫБОРКИ МГНОВЕННОГО ЗНАЧЕНИЯ НАПРЯЖЕНИЯ

Номер: RU0000160869U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна
Принадлежит: Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ставропольский государственный аграрный университет"

Устройство для формирования выборки мгновенного значения напряжения, содержащее: операционный усилитель (ОУ); первый компаратор; генератор тактовых импульсов, который через логический инвертор подключен к входу управления второго ключа, а через первый формирователь импульсов соединен с входом установки в единичное состояние триггера; выход триггера соединен со входом управления первого ключа; источник входного напряжения через первый резистор и первый ключ соединен с первыми выводами второго ключа и запоминающего конденсатора, отличающееся тем, что в устройство введены второй, третий и четвертый резисторы, второй компаратор, второй и третий формирователи импульсов, логическая ячейка 2ИЛИ, причем первый вывод второго резистора соединен с первыми выводами второго ключа и запоминающего конденсатора, вторым выводом первого ключа и неинвертирующим входом ОУ; второй вывод второго резистора соединен с неинвертирующим входом первого компаратора, инвертирующим входом второго компаратора, выходом ОУ, выходом устройства и через четвертый резистор с инвертирующим входом ОУ и вторым выводом третьего резистора, первый вывод которого заземлен; инвертирующий вход первого компаратора соединен с неинвертирующим входом второго компаратора, источником входного напряжения и первым выводом первого резистора; вторые выводы второго ключа и запоминающего конденсатора заземлены; выход первого компаратора через второй формирователь импульсов соединен с первым входом логической ячейки 2ИЛИ; выход второго компаратора, через третий формирователь импульсов, соединен со вторым входом логической ячейки 2ИЛИ; выход логической ячейки 2ИЛИ соединен с входом установки в нулевое состояние триггера. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 27/02 (13) 160 869 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2015148429/08, 10.11.2015 (24) Дата начала отсчета срока действия патента: 10.11.2015 (45) Опубликовано: 10.04.2016 Бюл. ...

Подробнее
Номер записи: 29
10-04-2016 дата публикации

Устройство для формирования выборки мгновенного значения напряжения

Номер: RU0000160870U1
Автор: Мария Сергеевна Жаворонкова, Сергей Николаевич Бондарь
Принадлежит: Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ставропольский государственный аграрный университет"

Устройство для формирования выборки мгновенного значения напряжения, содержащее: операционный усилитель (ОУ); генератор тактовых импульсов, который через логический инвертор подключен к входу управления второго ключа, а через формирователь импульсов соединен с входом установки в единичное состояние триггера, вход установки в нулевое состояние которого соединен с выходом компаратора; выход триггера соединен со входом управления первого ключа; источник входного напряжения, через первый резистор и первый ключ, соединен с первыми выводами второго ключа и запоминающего конденсатора, отличающееся тем, что в устройство введены второй, третий и четвертый резисторы, буферный повторитель на ОУ, причем первый вывод второго резистора соединен с первыми выводами второго ключа и запоминающего конденсатора, вторым выводом первого ключа и неинвертирующим входом ОУ; второй вывод второго резистора соединен с неинвертирующим входом буферного повторителя на ОУ, выходом ОУ и, через четвертый резистор, с инвертирующим входом ОУ и вторым выводом третьего резистора, первый вывод которого заземлен; инвертирующий вход компаратора соединен с источником входного напряжения и первым выводом первого резистора; неинвертирующий вход компаратора соединен с выходом устройства, выходом буферного повторителя на ОУ и его инвертирующим входом; вторые выводы второго ключа и запоминающего конденсатора заземлены. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 160 870 U1 (51) МПК G11C 27/02 (2006.01) H03K 3/02 (2006.01) H03L 5/00 (2006.01) H03K 9/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ТИТУЛЬНЫЙ (21)(22) Заявка: ЛИСТ ОПИСАНИЯ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2015152000/08, 03.12.2015 (24) Дата начала отсчета срока действия патента: 03.12.2015 (45) Опубликовано: 10.04.2016 Бюл. № 10 1 6 0 8 7 0 R U (57) Формула полезной модели Устройство для формирования выборки мгновенного значения напряжения, содержащее: операционный усилитель (ОУ); генератор тактовых импульсов, который через логический ...

Подробнее
Номер записи: 30
10-04-2016 дата публикации

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ВЫБОРКИ МГНОВЕННОГО ЗНАЧЕНИЯ НАПРЯЖЕНИЯ

Номер: RU0000160951U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна
Принадлежит: Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ставропольский государственный аграрный университет"

Устройство для формирования выборки мгновенного значения напряжения, содержащее: операционный усилитель (ОУ); первый компаратор; генератор тактовых импульсов, который через логический инвертор подключен к входу управления второго ключа, а через первый формирователь импульсов, соединен с входом установки в единичное состояние триггера; выход триггера соединен со входом управления первого ключа; источник входного напряжения, через первый резистор и первый ключ, соединен с первыми выводами второго ключа и запоминающего конденсатора, отличающееся тем, что в устройство введены второй, третий и четвертый резисторы, второй компаратор, второй и третий формирователи импульсов, логическая ячейка 2ИЛИ, буферный повторитель на ОУ, причем: первый вывод второго резистора соединен с первыми выводами второго ключа и запоминающего конденсатора, вторым выводом первого ключа и неинвертирующим входом ОУ; второй вывод второго резистора соединен с неинвертирующим входом буферного повторителя на ОУ, выходом ОУ и, через четвертый резистор, с инвертирующим входом ОУ и вторым выводом третьего резистора, первый вывод которого заземлен; выход буферного повторителя на ОУ соединен со своим инвертирующим входом, выходом устройства, неинвертирующим входом первого компаратора, инвертирующим входом второго компаратора; инвертирующий вход первого компаратора соединен с неинвертирующим входом второго компаратора, источником входного напряжения и первым выводом первого резистора; вторые выводы второго ключа и запоминающего конденсатора заземлены; выход первого компаратора, через второй формирователь импульсов, соединен с первым входом логической ячейки 2ИЛИ; выход второго компаратора, через третий формирователь импульсов, соединен со вторым входом логической ячейки 2ИЛИ; выход логической ячейки 2ИЛИ соединен с входом установки в нулевое состояние триггера. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 160 951 U1 (51) МПК G11C 27/02 (2006.01) H03K 3/02 (2006.01) H03L 5/00 (2006.01) H03K 9/00 (2006.01) ...

Подробнее
Номер записи: 31
10-04-2016 дата публикации

СБОЕУСТОЙЧИВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000160959U1
Автор: Бородай Владимир Эрнестович, Иванов Дмитрий Денисович, Кудрявцев Дмитрий Сергеевич, Павлов Александр Алексеевич, Роберт Ирена Веньяминовна, Рягин Сергей Николаевич, Сорокин Денис Евгеньевич, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Сбоеустойчивое запоминающее устройство, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=x1⊕x2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1, r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1=x1⊕x2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, блок выявления ошибки, первый элемент ИЛИ, блок элементов И, первый элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, информационные входы подключены к пятым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к шестым входам узла памяти, вход синхронизации подключен к седьмому входу узла памяти, к первому входу блока элементов И и к первому входу первого элемента И, первые выходы узла памяти подключены к вторым входам блока элементов И и к входам выходного блока кодирования, выходы которого подключены к первым входам блока выявления ошибки, вторые входы блока выявления ошибки подключены к вторым выходам узла памяти, выходы блока выявления ошибки подключены к входам первого элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выходы блока элементов И являются информационными выходами устройства, отличающееся тем, что дополнительно содержит второй элемент ИЛИ, второй элемент И, первый триггер, второй триггер, элемент НЕ, элемент ...

Подробнее
Номер записи: 32
20-04-2016 дата публикации

КОНТРОЛИРУЕМОЕ УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ИНФОРМАЦИИ

Номер: RU0000161373U1
Автор: Бутранов Андрей Сергеевич, Иванов Дмитрий Денисович, Лебедев Владимир Львович, Павлов Александр Алексеевич, Плис Николай Иванович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Контролируемое устройство хранения и передачи информации, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r и r, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r, r, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы и вход синхронизации подключены соответственно к первому, второму, третьему, четвертому пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит третий выход r входного блока кодирования и третий выход r выходного блока кодирования, третий выход r входного блока кодирования подключен к восьмому входу узла памяти, а третий выход r выходного блока 3 кодирования, подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r узла 1 памяти, причем входной блок кодирования, формирует значение контрольного разряда rпутем сложения по модулю 2 информационных символов y, y, y, y, y, y, y ...

Подробнее
Номер записи: 33
20-08-2016 дата публикации

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ВЫБОРКИ МГНОВЕННОГО ЗНАЧЕНИЯ НАПРЯЖЕНИЯ

Номер: RU0000164152U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна
Принадлежит: федеральное государственное бюджетное образовательное учреждение высшего образования "Ставропольский государственный аграрный университет" (ФГБОУ ВО Ставропольский ГАУ)

Устройство для формирования выборки мгновенного значения напряжения, содержащее: операционный усилитель (ОУ); генератор тактовых импульсов, который через логический инвертор подключен к входу управления второго ключа, а через формирователь импульсов соединен с входом установки в единичное состояние триггера, вход установки в нулевое состояние которого соединен с выходом компаратора; выход триггера соединен со входом управления первого ключа; источник входного напряжения, через первый резистор и первый ключ, соединен с первыми выводами второго ключа и запоминающего конденсатора, отличающееся тем, что в устройство введены второй, третий и четвертый резисторы, причем первый вывод второго резистора соединен с первыми выводами второго ключа и запоминающего конденсатора, вторым выводом первого ключа и неинвертирующим входом ОУ; второй вывод второго резистора соединен с неинвертирующим входом компаратора, выходом ОУ, выходом устройства и, через четвертый резистор, с инвертирующим входом ОУ и вторым выводом третьего резистора, первый вывод которого заземлен; инвертирующий вход компаратора соединен с источником входного напряжения и первым выводом первого резистора; вторые выводы второго ключа и запоминающего конденсатора заземлены. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 27/02 (13) 164 152 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2015148399/08, 10.11.2015 (24) Дата начала отсчета срока действия патента: 10.11.2015 (45) Опубликовано: 20.08.2016 Бюл. № 23 1 6 4 1 5 2 R U Формула полезной модели Устройство для формирования выборки мгновенного значения напряжения, содержащее: операционный усилитель (ОУ); генератор тактовых импульсов, который через логический инвертор подключен к входу управления второго ключа, а через формирователь импульсов соединен с входом установки в единичное состояние триггера, вход установки в нулевое состояние которого соединен с выходом компаратора; выход триггера ...

Подробнее
Номер записи: 34
10-09-2016 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ИНФОРМАЦИИ С ОБНАРУЖЕНИЕМ ОШИБОК

Номер: RU0000164633U1
Автор: Долговязов Александр Вениаминович, Корсунский Денис Александрович, Кудрявцев Дмитрий Сергеевич, Лебедев Владимир Львович, Машевич Павел Романович, Павлов Александр Алексеевич, Плис Николай Иванович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Устройство хранения и передачи информации с обнаружением ошибок, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r, r и r, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r, r, r, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит четвертый выход r входного блока кодирования, четвертый выход r выходного блока кодирования и четвертый выход rs контрольного разряда узла памяти, четвертый выход r входного блока кодирования подключен к восьмому входу узла памяти, четвертый выход r выходного блока кодирования, подключен к третьему входу блока выявления ошибки, четвертый вход которого подключен к четвертому выходу r узла памяти, причем входной блок кодирования, формирует значение контрольного ...

Подробнее
Номер записи: 35
10-01-2017 дата публикации

Универсальный аппаратно-программный комплекс для исследования различных типов флеш-памяти

Номер: RU0000167338U1
Автор: Ковалев Сергей Иванович, Хрусталев Владимир Викторович
Принадлежит: Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный университет аэрокосмического приборостроения"

Предлагаемая полезная модель относится к области физики и может быть использована для исследования микросхем флеш-памяти. Техническим результатом является повышение надежности хранения информации в флеш-памяти. Универсальный аппаратно-программный комплекс для исследования различных типов флеш-памяти содержит: соединенные между собой основную и дочернюю платы. На основной плате установлен блок управления комплексом к которому подключены блок передачи данных, блок внешней памяти, блок управления и контроля напряжения, блок управления и контроля температуры и блок соединения. Блок управления и контроля напряжения и блок управления и контроля температуры соединены с блоком соединения. Блок соединения на основной плате соединен с блоком соединения на дочерней плате. Флеш-память подключена через блоки соединения к блоку управления комплексом и блоку управления и контроля напряжения. Блок температурного датчика и блок нагревательного элемента подключены через блоки соединения к блоку управления и контроля температуры. 1 н.з. и 2 з.п. ф-лы, 1 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 167 338 U1 (51) МПК G11C 29/56 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21)(22) Заявка: 2016116491, 26.04.2016 (24) Дата начала отсчета срока действия патента: 26.04.2016 13.12.2016 Приоритет(ы): (22) Дата подачи заявки: 26.04.2016 (45) Опубликовано: 10.01.2017 Бюл. № 1 9263147 B2, 16.02.2016. KR 20030001607 A, 08.01.2003. US 7873885 B1, 18.01.2011. RU 2311654 C2, 27.11.2007. R U (54) Универсальный аппаратно-программный комплекс для исследования различных типов флеш-памяти (57) Реферат: Предлагаемая полезная модель относится к контроля напряжения, блок управления и области физики и может быть использована для контроля температуры и блок соединения. Блок исследования микросхем флеш-памяти. управления и контроля напряжения и блок Техническим результатом является повышение управления и контроля температуры соединены надежности ...

Подробнее
Номер записи: 36
09-03-2017 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ОБНАРУЖЕНИЕМ ОШИБОК

Номер: RU0000169207U1
Автор: Корсунский Денис Александрович, Лебедев Владимир Львович, Машевич Павел Романович, Павлов Александр Алексеевич, Плис Николай Иванович, Стешенко Владимир Борисович, Хамаганов Кирилл Баторович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Предлагаемое устройство предназначено для повышения достоверности функционирования устройств хранения и передачи информации путем обнаружения одиночных и двойных ошибок. Это достигается кодированием исходной двоичной информации на основе организации независимых проверок и за счет введения входного блока 2 кодирования, выходного блока 3 кодирования, блока 4 выявления ошибки, блока 5 элементов И, элемента 6 И, блока 7 элементов ИЛИ. 1 ил. И 1 169207 ко РОССИЙСКАЯ ФЕДЕРАЦИЯ ”ВУ“” 169 207 91 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ ММ9К Досрочное прекращение действия патента из-за неуплаты в установленный срок пошлины за поддержание патента в силе Дата прекращения действия патента: 18.11.2018 Дата внесения записи в Государственный реестр: 13.08.2019 Дата публикации и номер бюллетеня: 13.08.2019 Бюл. №23 Стр.: 1 па 4069 ЕП

Подробнее
Номер записи: 37
15-08-2017 дата публикации

АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000173170U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна, Папанцева Евгения Ивановна
Принадлежит: ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "СТАВРОПОЛЬСКИЙ ГОСУДАРСТВЕННЫЙ АГРАРНЫЙ УНИВЕРСИТЕТ"

Полезная модель относится к электроизмерительной технике, в частности к устройствам для формирования выборок мгновенного значения напряжения. Технический результат, который может быть достигнут с помощью предлагаемой полезной модели, заключается в снижении влияния внутреннего сопротивления источника запоминаемого сигнала на значение величины эффективного времени выборки Δt. Аналоговое запоминающее устройство содержит первый и второй накопительные конденсаторы; первый, второй и третий ключи; операционный усилитель; нагрузочный резистор; буферный повторитель напряжения на операционном усилителе; аттенюатор, содержащий первый, второй и третий резисторы, а также повторитель напряжения. 1 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 173 170 U1 (51) МПК G11C 27/02 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21)(22) Заявка: 2017119361, 01.06.2017 (24) Дата начала отсчета срока действия патента: 01.06.2017 Дата регистрации: Приоритет(ы): (22) Дата подачи заявки: 01.06.2017 (45) Опубликовано: 15.08.2017 Бюл. № 23 2178207 C1, 10.01.2002. SU 963106 A1, 30.09.1982. SU 528613 A1, 15.09.1976. EP 1630821 A2, 01.03.2006. R U (54) АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Реферат: Полезная модель относится к эффективного времени выборки Δtвыборки. электроизмерительной технике, в частности к Аналоговое запоминающее устройство устройствам для формирования выборок содержит первый и второй накопительные мгновенного значения напряжения. конденсаторы; первый, второй и третий ключи; Технический результат, который может быть операционный усилитель; нагрузочный резистор; достигнут с помощью предлагаемой полезной буферный повторитель напряжения на модели, заключается в снижении влияния операционном усилителе; аттенюатор, внутреннего сопротивления источника содержащий первый, второй и третий резисторы, запоминаемого сигнала на значение величины а также повторитель напряжения. 1 ил. Стр.: 1 U 1 U 1 (56) Список документов, цитированных в ...

Подробнее
Номер записи: 38
27-09-2017 дата публикации

АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000174046U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна, Папанцева Евгения Ивановна
Принадлежит: ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "СТАВРОПОЛЬСКИЙ ГОСУДАРСТВЕННЫЙ АГРАРНЫЙ УНИВЕРСИТЕТ"

Полезная модель относится к электроизмерительной технике, в частности к устройствам для формирования выборок мгновенного значения напряжения. Технический результат, который может быть достигнут с помощью предлагаемой полезной модели, заключается в снижении влияния сопротивления нагрузки на значение величины эффективного времени хранения выборки мгновенного значения напряжения. Аналоговое запоминающее устройство содержит: первый и второй накопительные конденсаторы; первый, второй и третий ключи; операционный усилитель; нагрузочный резистор; буферный повторитель напряжения на операционном усилителе; аттенюатор, содержащий первый, второй и третий резисторы, а также повторитель напряжения. 1 ил РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 174 046 U1 (51) МПК G11C 27/02 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21)(22) Заявка: 2017119370, 01.06.2017 (24) Дата начала отсчета срока действия патента: 01.06.2017 Дата регистрации: Приоритет(ы): (22) Дата подачи заявки: 01.06.2017 (45) Опубликовано: 27.09.2017 Бюл. № 27 2178207 C1, 10.01.2002. SU 963106 A1, 30.09.1982. SU 528613 A1, 15.09.1976. EP 1630821 A2, 01.03.2006. R U (54) АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Реферат: Полезная модель относится к мгновенного значения напряжения. Аналоговое электроизмерительной технике, в частности к запоминающее устройство содержит: первый и устройствам для формирования выборок второй накопительные конденсаторы; первый, мгновенного значения напряжения. второй и третий ключи; операционный усилитель; Технический результат, который может быть нагрузочный резистор; буферный повторитель достигнут с помощью предлагаемой полезной напряжения на операционном усилителе; модели, заключается в снижении влияния аттенюатор, содержащий первый, второй и третий сопротивления нагрузки на значение величины резисторы, а также повторитель напряжения. 1 эффективного времени хранения выборки ил Стр.: 1 U 1 U 1 (56) Список документов, цитированных в ...

Подробнее
Номер записи: 39
16-11-2017 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ОБНАРУЖЕНИЕМ ОДИНОЧНЫХ И ДВОЙНЫХ ОШИБОК

Номер: RU0000175054U1
Автор: Бородай Владимир Эрнестович, Волков Владимир Захарович, Кижменев Сергей Владимирович, Корсунский Денис Александрович, Павлов Александр Алексеевич, Рязанцев Артем Алексеевич, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Предлагаемая полезная модель предназначена для повышения достоверности функционирования устройств хранения и передачи информации путем обнаружения одиночных и двойных ошибок при сокращении аппаратурных затрат. Это достигается кодированием исходной двоичной информации на основе организации проверок и за счет введения входного блока 2 кодирования, выходного блока 3 кодирования, блока 4 выявления ошибки, блока 5 элементов И, элемента 6 И, блока 7 элементов ИЛИ. 1 ил. И 1 175054 ко РОССИЙСКАЯ ФЕДЕРАЦИЯ 7 ВУ’ 175 054°° 44 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ ММ9К Досрочное прекращение действия патента из-за неуплаты в установленный срок пошлины за поддержание патента в силе Дата прекращения действия патента: 21.06.2019 Дата внесения записи в Государственный реестр: 20.03.2020 Дата публикации и номер бюллетеня: 20.03.2020 Бюл. №8 Стр.: 1 па ЧО‘ ЕП

Подробнее
Номер записи: 40
21-12-2017 дата публикации

АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000175892U1
Автор: Бондарь Сергей Николаевич, Жаворонкова Мария Сергеевна, Папанцева Евгения Ивановна
Принадлежит: ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "СТАВРОПОЛЬСКИЙ ГОСУДАРСТВЕННЫЙ АГРАРНЫЙ УНИВЕРСИТЕТ"

Полезная модель относится к электроизмерительной технике, в частности к устройствам для формирования выборок мгновенного значения напряжения. Технический результат, который может быть достигнут с помощью предлагаемой полезной модели, заключается в снижении влияния: - внутреннего сопротивления источника запоминаемого сигнала на значение как величины эффективного времени выборки, так и на значение величины эффективного времени хранения выборки мгновенного значения напряжения; - сопротивления нагрузки на значение величины эффективного времени хранения выборки мгновенного значения напряжения. Аналоговое запоминающее устройство содержит: первый и второй накопительные конденсаторы; первый, второй и третий ключи; операционный усилитель; нагрузочный резистор; первый и второй буферные повторители напряжения на операционном усилителе; аттенюатор, содержащий первый, второй и третий резисторы, а также повторитель напряжения. 1 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 175 892 U1 (51) МПК G11C 27/02 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (52) СПК G11C 27/02 (2006.01); G11C 27/00 (2006.01); G11C 11/00 (2006.01) (21)(22) Заявка: 2017126703, 25.07.2017 (24) Дата начала отсчета срока действия патента: Дата регистрации: Приоритет(ы): (22) Дата подачи заявки: 25.07.2017 (45) Опубликовано: 21.12.2017 Бюл. № 36 1 7 5 8 9 2 R U (56) Список документов, цитированных в отчете о поиске: RU 2620502 C2, 26.05.2017. RU 2020616 C1, 30.09.1994. RU 155713 U1, 20.10.2015. RU 2178207 C1, 10.01.2002. EP 1630821 A2, 01.03.2006. US 2010/0220514 A1, 02.09.2010. (54) АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Реферат: Полезная модель относится к - сопротивления нагрузки на значение электроизмерительной технике, в частности к величины эффективного времени хранения устройствам для формирования выборок выборки мгновенного значения напряжения. мгновенного значения напряжения. Аналоговое запоминающее устройство Технический результат, который может ...

Подробнее
Номер записи: 41
23-01-2019 дата публикации

ОТКАЗОУСТОЙЧИВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000186529U1
Автор: Волобуев Сергей Васильевич, Евдокимов Алексей Петрович, Меликов Алексей Владимирович, Рябцев Владимир Григорьевич
Принадлежит: федеральное государственное бюджетное образовательное учреждение высшего образования "Волгоградский государственный аграрный университет" (ФГБОУ ВО Волгоградский ГАУ)

Полезная модель относится к области компьютерных систем, в частности, к отказоустойчивым запоминающим устройствам, позволяющим многократно восстанавливать работоспособность такой системы при возникновении отказов. Отказоустойчивое запоминающее устройство, содержащее центральный процессор, контроллер памяти, модули память, отличающееся тем, что содержит три модуля памяти, каждый из которых дополнительно содержит основной и запасной массивы запоминающих ячеек, контроллер самотестирования, генераторы кодов адреса и данных, мультиплексоры кодов операций, адресов и данных, компаратор, шину входов/выходов, имеющую шесть выходов и три входа, реконфигураторы входных и выходных данных, блок восстановления работоспособности, при этом к первам, вторым, третьим и четвертым входам/выходам контроллера памяти подключены входы/выходы центрального процессора, входы/выходы первого, второго и третьего модуля памяти соответственно, первые, вторые и третьи выходы контроллера самотестирования подключены к первым входам мультиплексора кода операций, генератора кода адреса и генератора кода данных соответственно, первый, второй, третий входы контроллера самотестирования подключены к первым, вторым и третьим выходам шины входов/выходов соответственно, вторые входы мультиплексоров кодов операций, адреса и данных подключены к четвертым, пятым и шестым выходам шины входов/выходов соответственно, выходы мультиплексоров кода операции и кода адреса подключены к первым и вторым входам основного и запасного массивов запоминающих ячеек соответственно, выходы генератора кода адреса подключены к первым входам мультиплексора кодов адреса, выходы генератора кода данных подключены к первым входам мультиплексора кода данных и первых входов компаратора, вторые и третьи входы которого подключены к выходам основного и запасного массивов запоминающих ячеек соответственно, первый выход компаратора подключен к четвертому входу контроллера самотестирования и к входу шины входов/выходов, реконфигуратор выходных ...

Подробнее
Номер записи: 42
29-05-2019 дата публикации

Адаптер тестирования канала оперативной памяти третьего поколения

Номер: RU0000189608U1
Автор: Александр Евгеньевич Ометов, Василий Владимирович Воробушков, Вячеслав Александрович Шипилов, Дмитрий Сергеевич Медведев, Илья Евгеньевич Билялетдинов
Принадлежит: Акционерное общество "МЦСТ"

Полезная модель относится к области испытательной техники и может быть использована для проведения испытаний на работоспособность каналов синхронной динамической памяти с произвольным доступом и удвоенной скоростью передачи данных третьего поколения в материнских платах компьютерной техники.Техническим результатом является расширение функциональных возможностей за счет обеспечения тестирования DIMM разъемов памяти третьего поколения.Адаптер тестирования канала оперативной памяти третьего поколения содержит семь штыревых соединителей, один двусторонний DIMM соединитель, девять перемычек и программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс.1 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 189 608 U1 (51) МПК G11C 29/56 (2006.01) G01R 31/317 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (52) СПК G11C 29/56 (2019.02); G01R 31/318533 (2019.02) (21)(22) Заявка: 2019110382, 09.04.2019 (24) Дата начала отсчета срока действия патента: Дата регистрации: 29.05.2019 (73) Патентообладатель(и): Акционерное общество "МЦСТ" (RU) (45) Опубликовано: 29.05.2019 Бюл. № 16 (56) Список документов, цитированных в отчете о поиске: US 7730369 B2, 01.06.2010. EP (54) Адаптер тестирования канала оперативной памяти третьего поколения (57) Реферат: Полезная модель относится к области счет обеспечения тестирования DIMM разъемов испытательной техники и может быть памяти третьего поколения. использована для проведения испытаний на Адаптер тестирования канала оперативной работоспособность каналов синхронной памяти третьего поколения содержит семь динамической памяти с произвольным доступом штыревых соединителей, один двусторонний и удвоенной скоростью передачи данных третьего DIMM соединитель, девять перемычек и поколения в материнских платах компьютерной программируемую логическую интегральную техники. схему, содержащую внутренний JTAG интерфейс.1 Техническим результатом является ил. расширение функциональных ...

Подробнее
Номер записи: 43
23-12-2019 дата публикации

Адаптер тестирования канала оперативной памяти четвертого поколения

Номер: RU0000194790U1
Автор: Александр Евгеньевич Ометов, Василий Владимирович Воробушков, Вячеслав Александрович Шипилов, Дмитрий Сергеевич Медведев, Илья Евгеньевич Билялетдинов
Принадлежит: Акционерное общество "МЦСТ"

Полезная модель относится к области испытательной техники и может быть использована для проведения испытаний на работоспособность каналов синхронной динамической памяти с произвольным доступом и удвоенной скоростью передачи данных четвертого поколения в материнских платах компьютерной техники. Техническим результатом является расширение функциональных возможностей адаптера за счет обеспечения возможности тестирования DIMM соединителей четвертого поколения, а также добавление третьего режима тестирования, не требующего обязательного наличия JTAG соединителя на материнской плате для внутреннего тестирования канала памяти. Адаптер тестирования канала оперативной памяти четвертого поколения содержит восемь штыревых соединителей, один двусторонний DIMM соединитель, десять перемычек и программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс. 1 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 194 790 U1 (51) МПК G11C 29/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (52) СПК G11C 29/00 (2019.08); G01R 31/317 (2019.08) (21)(22) Заявка: 2019132911, 17.10.2019 (24) Дата начала отсчета срока действия патента: Дата регистрации: 23.12.2019 (73) Патентообладатель(и): Акционерное общество "МЦСТ" (RU) (45) Опубликовано: 23.12.2019 Бюл. № 36 (56) Список документов, цитированных в отчете о поиске: RU 166042 U1, 10.11.2016. EP 808461 B1, 14.05.2003. RU 2438164 C2, 27.12.2011. TW 201710694 A, 16.03.2017. 1 9 4 7 9 0 R U (54) Адаптер тестирования канала оперативной памяти четвертого поколения (57) Реферат: Полезная модель относится к области четвертого поколения, а также добавление испытательной техники и может быть третьего режима тестирования, не требующего использована для проведения испытаний на обязательного наличия JTAG соединителя на работоспособность каналов синхронной материнской плате для внутреннего тестирования динамической памяти с произвольным доступом канала памяти. Адаптер тестирования канала ...

Подробнее
Номер записи: 44
05-01-2012 дата публикации

Dynamically setting burst length of double data rate memory device by applying signal to at least one external pin during a read or write transaction

Номер: US20120005420A1
Автор: Christopher S. Johnson
Принадлежит: Round Rock Research LLC

One or more external control pins and/or addressing pins on a memory device are used to set one or both of a burst length and burst type of the memory device.

Подробнее
Номер записи: 45
18-05-2021 дата публикации

ОТКАЗОУСТОЙЧИВЫЙ ПРОЦЕССОР С КОРРЕКЦИЕЙ ОШИБОК В БАЙТЕ ИНФОРМАЦИИ

Номер: RU0000204275U1
Автор: Волков Данила Дмитриевич, Герасимов Даниил Олегович, Коваленко Даниил Андреевич, Михеев Александр Александрович, Павлов Александр Алексеевич, Романенко Александр Юрьевич, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Полезная модель относится к области вычислительной техники. Техническим результатом заявленной полезной модели является коррекция ошибок в байте информации, возникающих в процессоре ЭВМ при выполнении арифметических и логических операций из-за отсутствия или возникновения лишних переносов. Технический результат достигается за счет отказоустойчивого процессора с коррекцией ошибок в байте информации, содержащего управляющий узел, операционный узел, дешифратор кода операции, генератор тактовых импульсов, блок управления, первый коммутатор, второй коммутатор, третий коммутатор, счетчик команд, счетчик сдвигов, регистр адреса, регистр числа, регистр сумматора, регистр дополнительный, регистр дополнительного кода, сумматор, блок логических операций и контроля, включающий блок логического сложения по mod2, блок инвертирования, блок логического сложения, блок логического умножения, функциональную схему формирования поправки при выполнении арифметических операций, функциональную схему формирования поправки при выполнении операции ИЛИ, функциональную схему формирования поправки при выполнении операции И, функциональную схему формирования поправки при выполнении операции сдвига, элемент задержки, первый блок элементов неравнозначности, второй блок элементов неравнозначности, третий блок элементов неравнозначности, первый блок элементов ИЛИ, второй блок элементов ИЛИ, блок кодирования, первый блок элементов И, второй блок элементов И, элемент И. 3 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 204 275 U1 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ MG9K Прекращение действия патента на полезную модель (группу полезных моделей) в связи с выдачей патента на идентичный объект Ранее выданный патент на полезную модель: R U (11) Номер патента: 204275 Дата прекращения действия патента: 26.10.2021 Патент, выданный на идентичное изобретение (11) Номер патента: 2758065 Дата внесения записи в Государственный реестр: 26.10.2021 Дата публикации ...

Подробнее
Номер записи: 46
12-01-2012 дата публикации

RESTIVE MEMORY USING SiGe MATERIAL

Номер: US20120008366A1
Автор: Wei Lu
Принадлежит: Crossbar Inc

A resistive memory device includes a first electrode; a second electrode having a polycrystalline semiconductor layer that includes silicon; a non-crystalline silicon structure provided between the first electrode and the second electrode. The first electrode, second electrode and non-crystalline silicon structure define a two-terminal resistive memory cell.

Подробнее
Номер записи: 47
12-01-2012 дата публикации

Semiconductor memory device and method of operating the same

Номер: US20120008429A1
Автор: Mi Sun Yoon
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory device includes a data coding logic for generating converted data groups and a inverted flag data from original data groups received by the semiconductor memory device. The number of zeros in the converted data groups is less than or equal to the number of zeros in the original data groups. The semiconductor memory device also includes data decoding logic for generating the original data groups from the converted data groups and the inverted flag data. A peripheral circuit may be enabled to program the converted data groups and the inverted flag data into the memory cells and read the converted data groups and the inverted flag data from the memory cells. A control logic may be enabled to generate control signals for the data coding logic, the data decoding logic, and the peripheral circuit.

Подробнее
Номер записи: 48
12-01-2012 дата публикации

Semiconductor memory device

Номер: US20120008433A1
Автор: Hyun-Su Yoon, Jong-Chern Lee, Seung-joon Ahn
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory device includes an open-loop-type delay locked loop (DLL) configured to generate a clock signal locked by reflecting a first delay amount which actually occurs in a data path and a second delay amount which is required for locking the clock signal, a latency control unit configured to shift an inputted command according to a latency code value corresponding to the first delay amount and latency information, and output the shifted command, and an additional delay line configured to delay the shifted command according to a delay code value corresponding to the second delay amount, and output the command of which operation timing is controlled.

Подробнее
Номер записи: 49
12-01-2012 дата публикации

Anti-fuse circuit and semiconductor integrated circuit including the same

Номер: US20120008448A1
Автор: Hong-Jung Kim, Jin-Hee Cho
Принадлежит: Hynix Semiconductor Inc

An anti-fuse circuit includes an anti-fuse coupled to a sensing node, a driving unit configured to rupture the anti-fuse in response to a rupture enable signal, an anti-fuse status detecting unit configured to output an anti-fuse status detecting signal in response to a voltage at the sensing node corresponding to a rupture status of the anti-fuse, and a sensing current supplying unit configured to supply sensing current to the sensing node in response to a rupture sensing signal.

Подробнее
Номер записи: 50
12-01-2012 дата публикации

Enhanced addressability for serial non-volatile memory

Номер: US20120011304A1
Автор: Chris Bueb, Marco Gibilaro, Poorna Kale, Raffaele Bufano, Sandra Lospalluti, Tommaso Zerilli
Принадлежит: Individual

Example embodiments for providing enhanced addressability for a serial non-volatile memory device may comprise accessing a storage location based, at least in part, on an extended address value and an address, the extended address value to identify a subset of storage locations from a plurality of storage locations, the address to identify the storage location within the subset of storage locations.

Подробнее
Номер записи: 51
19-01-2012 дата публикации

Semiconductor memory device and test method thereof

Номер: US20120014189A1
Автор: Chan-sub Jun, Hyong-yong Lee
Принадлежит: Individual

Example embodiments disclose a semiconductor memory device and a test method thereof. The semiconductor memory device includes a memory cell array that provides first and second data groups at a first data rate and an output circuit, in a normal mode of operation, serially outputs the first and second data groups at a first data rate on an external terminal. In a test mode of operation, the output circuit outputs the first data group or the second data group at a second data rate on the external terminal in response to control signals, without switching the test mode. The second data rate may be lower than the first data rate.

Подробнее
Номер записи: 52
26-01-2012 дата публикации

Non-Volatile Memory Element And Memory Device Including The Same

Номер: US20120018695A1
Автор: Chang-Bum Lee, Chang-Jung Kim, Dong-Soo Lee, Ji-hyun Hur, Man Chang, Myoung-Jae Lee, Seung-Ryul Lee, Young-Bae Kim
Принадлежит: SAMSUNG ELECTRONICS CO LTD

Example embodiments, relate to a non-volatile memory element and a memory device including the same. The non-volatile memory element may include a memory layer having a multi-layered structure between two electrodes. The memory layer may include first and second material layers and may show a resistance change characteristic due to movement of ionic species therebetween. The first material layer may be an oxygen-supplying layer. The second material layer may be an oxide layer having a multi-trap level.

Подробнее
Номер записи: 53
26-01-2012 дата публикации

Dynamic impedance control for input/output buffers

Номер: US20120019282A1
Автор: Bruce Millar
Принадлежит: Mosaid Technologies Inc

A system and method of performing off chip drive (OCD) and on-die termination (ODT) are provided. A common pull-up network composed of transistors and a common pull-down network composed of transistors are employed to implement both of these functions. In drive mode, the pull-up network is configured to produce a calibrated drive impedance when an “on” output is to be generated, and the pull-up network is configured to produce a calibrated drive impedance when an “off” output is to be generated. In termination mode, the pull-up network and the pull-down network are configured to produce a calibrated pull-up resistance and pull-down resistance respectively such that together, they form a split termination.

Подробнее
Номер записи: 54
26-01-2012 дата публикации

Memory system with delay locked loop (dll) bypass control

Номер: US20120020171A1
Автор: Kevin C. Gower, Kyu-Hyoun Kim, Lisa C. Gower, Warren E. Maule
Принадлежит: International Business Machines Corp

A memory system with delay locked loop (DLL) bypass control including a method for accessing memory that includes receiving a memory read command at a memory device. The memory device is configured to operate in a DLL off-mode to bypass a DLL clock as input to generating a read clock. A DLL power-on command is received at the memory device and in response to receiving the DLL power-on command a DLL initialization process is performed at the memory device. The memory read command is serviced at the memory device operating in the DLL off-mode, the servicing overlapping in time with performing the DLL initialization process. The memory device is configured to operate in a DLL on-mode to utilize the DLL clock as input to generating the read clock in response to a specified period of time elapsing. The specified period of time is relative to receiving the DLL power-on command.

Подробнее
Номер записи: 55
26-01-2012 дата публикации

Non-volatile memory with dynamic multi-mode operation

Номер: US20120023285A1
Автор: Jin-Ki Kim
Принадлежит: Mosaid Technologies Inc

A method and system for extending the life span of a flash memory device. The flash memory device is dynamically configurable to store data in the single bit per cell (SBC) storage mode or the multiple bit per cell (MBC) mode, such that both SBC data and MBC data co-exist within the same memory array. One or more tag bits stored in each page of the memory is used to indicate the type of storage mode used for storing the data in the corresponding subdivision, where a subdivision can be a bank, block or page. A controller monitors the number of program-erase cycles corresponding to each page for selectively changing the storage mode in order to maximize lifespan of any subdivision of the multi-mode flash memory device.

Подробнее
Номер записи: 56
02-02-2012 дата публикации

Memory resistor having plural different active materials

Номер: US20120026776A1
Автор: Jianhua Yang, Minxian Max Zhang, R. Stanley Williams
Принадлежит: Hewlett Packard Development Co LP

Methods and means related to memory resistors are provided. A memristor includes at least two different active materials disposed between a pair of electrodes. The active materials are selected to exhibit respective and opposite changes in electrical resistance in response to changes in oxygen ion content. The active materials are subject to oxygen ion reconfiguration under the influence of an applied electric field. An electrical resistance of the memristor is thus adjustable by way of applied programming voltages and is non-volatile between programming events.

Подробнее
Номер записи: 57
02-02-2012 дата публикации

Integrated circuits for providing clock periods and operating methods thereof

Номер: US20120026820A1
Автор: Chan-Hong Chern, Chiang Pu, Ming-Chieh Huang
Принадлежит: Taiwan Semiconductor Manufacturing Co TSMC Ltd

An integrated circuit includes a capacitor. A switch is electrically coupled with the capacitor in a parallel fashion. A comparator includes a first input node, a second input node, and an output node. The second input node is electrically coupled with a first plate of the capacitor. The output node is electrically coupled with the switch. A transistor is electrically coupled with a second plate of the capacitor. A circuit is electrically coupled with a gate of the transistor. The circuit is configured to provide a bias voltage to the gate of the transistor so as to control a current that is supplied to charge the capacitor.

Подробнее
Номер записи: 58
02-02-2012 дата публикации

Method of forming a non-volatile electron storage memory and the resulting device

Номер: US20120028429A1
Автор: Gurtej Sandhu, Shubneesh Batra
Принадлежит: Individual

The invention provides a method of forming an electron memory storage device and the resulting device. The device comprises a gate structure which, in form, comprises a first gate insulating layer formed over a semiconductor substrate, a self-forming electron trapping layer of noble metal nano-crystals formed over the first gate insulating layer, a second gate insulating layer formed over the electron trapping layer, a gate electrode formed over the second gate insulating layer, and source and drain regions formed on opposite sides of the gate structure.

Подробнее
Номер записи: 59
09-02-2012 дата публикации

Semiconductor device and method for driving semiconductor device

Номер: US20120033505A1
Автор: Kiyoshi Kato, Yusuke Sekine
Принадлежит: Semiconductor Energy Laboratory Co Ltd

A semiconductor device with a novel structure is provided, in which the operation voltage is reduced or the storage capacity is increased by reducing variation in the threshold voltages of memory cells after writing. The semiconductor device includes a plurality of memory cells each including a transistor including an oxide semiconductor and a transistor including a material other than an oxide semiconductor, a driver circuit that drives the plurality of memory cells, and a potential generating circuit that generates a plurality of potentials supplied to the driver circuit. The driver circuit includes a data buffer, a writing circuit that writes one potential of the plurality of potentials into each of the plurality of memory cells as data, a reading circuit that reads the data written into the memory cells, and a verifying circuit that verifies whether the read data agrees with data held in the data buffer or not.

Подробнее
Номер записи: 60
09-02-2012 дата публикации

Word line driving circuit, semiconductor memory device including the same, and method for testing the semiconductor memory device

Номер: US20120033516A1
Автор: Chang-Ho Do
Принадлежит: Individual

A semiconductor memory device in accordance with the present invention is able to facilitate detecting whether a word line fails or not by floating the word line. The semiconductor memory device includes a word line driver, and a floating controller. The word line driver is configured to control a word line to be enabled/disabled. The floating controller is configured to control the word line driver to float the word line in response to a word line floating signal.

Подробнее
Номер записи: 61
16-02-2012 дата публикации

Circuit and method for characterizing the performance of a sense amplifier

Номер: US20120038410A1
Автор: Kuoyuan Hsu, Sung-Chieh Lin, Wei-Li Liao
Принадлежит: Taiwan Semiconductor Manufacturing Co TSMC Ltd

An integrated circuit includes a sensing circuit, a fuse box, and a fuse bus decoder. The sensing circuit includes an output node, and the fuse box includes a plurality of switches coupled in series with a plurality of resistive elements. The fuse box is coupled to the output node of the sensing circuit from which the fuse box is configured to receive a current. The fuse bus decoder is coupled to the fuse box and includes at least one demultiplexer configured to receive a signal and in response output a plurality of control signals for selectively opening and closing the switches of the fuse box to adjust a resistance across the fuse box. A voltage of the output node of the sense amplifier is based on a resistance the fuse box and the current.

Подробнее
Номер записи: 62
16-02-2012 дата публикации

Semiconductor memory device

Номер: US20120039110A1
Автор: Hiroshi Maejima, Koji Hosono
Принадлежит: Toshiba Corp

A memory-cell array that includes a first line, a second line intersecting the first line, and a memory cell including a variable resistive element provided in the intersection of the first and the second lines; a data-write unit configured to apply a voltage pulse to the memory cell through the first and the second lines, the voltage pulse to set and/or reset data; and a detector unit configured to compare a cell current that flows through the memory cell by the voltage pulse at the time of setting and/or resetting the data with a reference current generated from the initial value of the cell current, and to control the data-write unit in accordance with a result of comparison.

Подробнее
Номер записи: 63
16-02-2012 дата публикации

Programming non-volatile memory with high resolution variable initial programming pulse

Номер: US20120039121A1
Автор: Gerrit Jan Hemink
Принадлежит: SanDisk Technologies LLC

Each of the programming processes operate to program at least a subset of the non-volatile storage elements to a respective set of target conditions using program pulses. At least a subset of the programming processes include identifying a program pulse associated with achieving a particular result for a respective programming process and performing one or more sensing operations at one or more alternative results for the non-volatile storage elements. Subsequent programming process are adjusted based on a first alternative result and the identification of the program pulse if the one or more sensing operations determined that greater than a predetermined number of non-volatile storage elements achieved the first alternative result. Subsequent programming process are adjusted based on the identification of the program pulse if the one or more sensing operations determined that less than a required number of non-volatile storage elements achieved any of the alternative results.

Подробнее
Номер записи: 64
16-02-2012 дата публикации

Semiconductor integrated circuit with multi test

Номер: US20120039137A1
Автор: Jong Won Lee, Shin Ho Chu
Принадлежит: Hynix Semiconductor Inc

A semiconductor integrated circuit includes a multi-mode control signal generating unit configured to control an activation of a up/down mat I/O switch control signal, which controls I/O switches in a up/down mat, according to a multi-test mode signal and a read/write discriminating signal, a multi-mode decoder configured to output multi-mat select signals to simultaneously activate a plurality of mats according to a multi-test mode active write signal, and a mat controller configured to enable word lines and the I/O switches according to the up/down mat I/O switch control signal and the multi-mat select signals.

Подробнее
Номер записи: 65
16-02-2012 дата публикации

Memory systems and memory modules

Номер: US20120042204A1
Автор: Michael John Sebastian Smith, Suresh Natarajan Rajan
Принадлежит: Google LLC

One embodiment of the present invention sets forth a memory module that includes at least one memory chip, and an intelligent chip coupled to the at least one memory chip and a memory controller, where the intelligent chip is configured to implement at least a part of a RAS feature. The disclosed architecture allows one or more RAS features to be implemented locally to the memory module using one or more intelligent register chips, one or more intelligent buffer chips, or some combination thereof. Such an approach not only increases the effectiveness of certain RAS features that were available in prior art systems, but also enables the implementation of certain RAS features that were not available in prior art systems.

Подробнее
Номер записи: 66
23-02-2012 дата публикации

Methods of forming memory cells, memory cells, and semiconductor devices

Номер: US20120043611A1
Автор: Chandra V. Mouli, Gurtej S. Sandhu
Принадлежит: Micron Technology Inc

A memory device and method of making the memory device. Memory device may include a storage transistor at a surface of a substrate. The storage transistor comprises a body portion between first and second source/drain regions, wherein the source/drain regions are regions of a first conductivity type. The storage transistor also comprises a gate structure that wraps at least partially around the body portion in at least two spatial planes. A bit line is connected to the first source/drain region and a word line is connected to the gate structure.

Подробнее
Номер записи: 67
23-02-2012 дата публикации

Memory devices using a plurality of diodes as program selectors for memory cells

Номер: US20120044736A1
Автор: Shine C. Chung
Принадлежит: Chung Shine C

At least one junction diode fabricated in standard CMOS logic processes can be used as program selectors for the memory cells that can be programmed based on the directions of current flow. These memory cells are MRAM, RRAM, CBRAM, or other memory cells that have a resistive element coupled to the P terminal of the first diode and to the N terminal of a second diode. The diodes can be constructed by P+ and N+ active regions on an N well as the P and N terminals of the diodes. By applying a high voltage to a resistive element and switching the N terminal of the first diode to a low voltage while disabling the second diode, a current flows through the memory cell can change the resistance into one state. Similarly, by applying a low voltage to a resistive element and switching the P terminal of the second diode to a high voltage while disabling the first diode, a current flows through the memory cell can change the resistance into another state. The P+ active region of the diode can be isolated from the N+ active region in an N well by using dummy MOS gate, SBL, or STI isolations.

Подробнее
Номер записи: 68
23-02-2012 дата публикации

One-time programmable memories using polysilicon diodes as program selectors

Номер: US20120044738A1
Автор: Shine C. Chung
Принадлежит: Chung Shine C

Polysilicon diodes fabricated in standard CMOS logic processes can be used as program selectors for One-Time Programmable (OTP) devices, using electrical fuse, contact/via fuse, contact/via anti-fuse, or gate-oxide breakdown anti-fuse etc. as OTP element The diode can be constructed by P+/N+ implants on a polysilicon as a program selector. The OTP device has an OTP element coupled to a polysilicon diode. The OTP devices can be used to construct a two-dimensional OTP memory with the N-terminals of the diodes in a row connected as a wordline and the OTP elements in a column connected as a bitline. By applying a high voltage between a selected bitline and a selected wordline to turn on a diode in a selected cell for suitable duration of time, a current flows through an OTP element may change the resistance state. The cell data in the OTP memory can also be read by turning on a selected wordline and to couple a selected bitline to a sense amplifier. The wordlines may have high-resistivity local wordlines coupled to low-resistivity global wordlines through conductive contact(s) or via(s).

Подробнее
Номер записи: 69
23-02-2012 дата публикации

Reversible resistive memory using diodes formed in cmos processes as program selectors

Номер: US20120044747A1
Автор: Shine C. Chung
Принадлежит: Chung Shine C

Junction diodes fabricated in standard CMOS logic processes can be used as program selectors for reversible resistive memory cells that can be programmed based on magnitude, duration, voltage-limit, or current-limit of a supply voltage or current. These cells are PCM, RRAM, CBRAM, or other memory cells that have a reversible resistive element coupled to a diode. The diode can be constructed by P+ and N+ active regions on an N well as the P and N terminals of the diode. The memory cells can be used to construct a two-dimensional memory array with the N terminals of the diodes in a row connected as a wordline and the reversible resistive elements in a column connected as a bitline. By applying a voltage or a current to a selected bitline and to a selected wordline to turn on the diode, a selected cell can be programmed into different states reversibly based on magnitude, duration, voltage-limit, or current-limit. The data in the reversible resistive memory can also be read by turning on a selected wordline to couple a selected bitline to a sense amplifier. The wordlines may have high-resistivity local wordlines coupled to low-resistive global wordlines through conductive contact(s) or via(s).

Подробнее
Номер записи: 70
23-02-2012 дата публикации

Variable resistance nonvolatile storage device and method of forming memory cell

Номер: US20120044749A1
Автор: Kazuhiko Shimakawa, Shunsaku Muraoka, Takeshi Takagi, Yoshihiko Kanzawa
Принадлежит: Panasonic Corp

A variable resistance nonvolatile storage device which includes (i) a semiconductor substrate ( 301 ), (ii) a variable resistance element ( 309 ) having: lower and upper electrodes ( 309 a, 309 c ); and a variable resistance layer ( 309 b ) whose resistance value reversibly varies based on voltage signals each of which has a different polarity and is applied between the electrodes ( 309 a, 309 c ), and (iii) a MOS transistor ( 317 ) formed on the substrate ( 301 ), wherein the variable resistance layer ( 309 b ) includes: oxygen-deficient transition metal oxide layers ( 309 b - 1, 309 b - 2 ) having compositions MO x and MO y (where x<y) and in contact with the electrodes ( 309 a, 309 c ) respectively, and a diffusion layer region ( 302 b ) is connected with the lower electrode ( 309 a ) to form a memory cell ( 300 ), the region ( 302 b ) serving as a drain of the transistor ( 317 ) upon application of a voltage signal which causes a resistance change to high resistance state in the variable resistance layer ( 309 b ).

Подробнее
Номер записи: 71
23-02-2012 дата публикации

Programmably reversible resistive device cells using cmos logic processes

Номер: US20120044753A1
Автор: Shine C. Chung
Принадлежит: Chung Shine C

Junction diodes fabricated in standard CMOS logic processes can be used as program selectors for reversible resistive devices, such as PCM, RRAM, CBRAM, or other memory cells. The reversible resistive devices have a reversible resistive element coupled to a diode. The diode can be constructed by P+ and N+ active regions on an N well as the P and N terminals of the diode. By applying a voltage or a current between a reversible resistive element and the N terminal of a diode, the reversible resistive device can be programmed into different states based on magnitude, duration, voltage-limit, or current-limit in a reversible manner. The P+ active region of the diode can be isolated from the N+ active region in the N well by using dummy MOS gate, SBL, or STI/LOCOS isolations.

Подробнее
Номер записи: 72
23-02-2012 дата публикации

NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS flash memory array

Номер: US20120044770A1
Автор: Fu-Chang Hsu, Hsing-Ya Tsao, Peter Wung Lee
Принадлежит: Individual

A NOR flash nonvolatile memory or reconfigurable logic device has an array of NOR flash nonvolatile memory circuits that includes charge retaining transistors serially connected in a NAND string such that at least one of the charge retaining transistors functions as a select gate transistor to prevent leakage current through the charge retaining transistors when the charge retaining transistors is not selected for reading. The topmost charge retaining transistor's drain is connected to a bit line parallel to the charge retaining transistors and the bottommost charge retaining transistor's source is connected to a source line and is parallel to the bit line. The charge retaining transistors are programmed and erased with a Fowler-Nordheim tunneling process.

Подробнее
Номер записи: 73
01-03-2012 дата публикации

High speed switched capacitor reference buffer

Номер: US20120049951A1
Автор: Ganesh Kiran, Jagannathan Venkataraman, Visvesvaraya A. Pentakota
Принадлежит: Texas Instruments Inc

Conventional single-ended and differential reference buffers used for switched capacitor loads (such as sample-and-hold circuits for analog-to-digital converters) often have errors due to “memory” and are current source limited. Here, however, single-ended and differential reference buffers are provided, which include low bandwidth switched capacitor feedback loops to limit noise from the feedback loop and decouple internal bias nodes to avoid memory issues. Additionally, the differential reference buffers shown include flipped voltage followers that can sink/source large currents, which are not current source limited, and that can be underdamped so as to obtain a two pole settling response to reduce power consumption.

Подробнее
Номер записи: 74
01-03-2012 дата публикации

Semiconductor memory device capable of memorizing multivalued data

Номер: US20120051146A1
Автор: Noboru Shibata
Принадлежит: Noboru Shibata

In a memory cell array, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix. A data storage circuit is connected to the bit lines and stores write data. The data storage circuit includes at least one static latch circuit and a plurality of dynamic latch circuits when setting 2 k threshold voltages (k is a natural number equal to 3 or more) in each memory cell in the memory cell array. A control circuit refreshes data by moving the data in one of the plurality of dynamic latch circuits to the static latch circuit and further moving the data in the static latch circuit to one of the plurality of dynamic latch circuits.

Подробнее
Номер записи: 75
01-03-2012 дата публикации

System and method for testing integrated circuits

Номер: US20120054565A1
Автор: Chu Pang Huang, Yin-Chin Huang
Принадлежит: Macronix International Co Ltd

A method of testing a semiconductor memory device includes reading previously written test data from the semiconductor memory device simultaneously through at least two data I/O connections, e.g., pins or pads, of the semiconductor memory device. The signals from the two data I/O connections are combined to produce a compound output signal. The compound output signal is received by a single I/O channel of a tester. The tester compares the compound output signal to a predetermined voltage level, and determines whether the semiconductor memory device is operating properly based on the comparison of the compound output signal to the predetermined voltage level

Подробнее
Номер записи: 76
08-03-2012 дата публикации

Semiconductor memory apparatus and method for controlling programming current pulse

Номер: US20120057417A1
Автор: Yong Bok An
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory apparatus includes a write control code generation unit configured to generate a write control code which is updated at each pulsing timing of an external test pulse signal applied through a pad; and a data write unit configured to output a programming current pulse which has a magnitude corresponding to the code value of the write control code.

Подробнее
Номер записи: 77
08-03-2012 дата публикации

Communication system and its method and communication apparatus and its method

Номер: US20120059497A1
Автор: Akihiro Morohashi
Принадлежит: Sony Corp

This invention relates to a communication system including a first apparatus having a first storage medium, and a second apparatus for transmitting data to the first apparatus, the second apparatus comprising: a second storage medium for storing management information of data to be transferred to the first storage medium; communication means for communicating data with the first apparatus; edit means capable of editing the management information; and control means for making a control to transfer data stored in the second storage medium to the first storage medium by way of the communication means on the basis of the management information edited by the edit means.

Подробнее
Номер записи: 78
08-03-2012 дата публикации

Hybrid memory management

Номер: US20120059992A1
Автор: John Geldman, Martin Ragnar Furuhjelm, Michael Murray, William H. Radke
Принадлежит: Micron Technology Inc

Methods and apparatus for managing data storage in hybrid memory devices utilizing single level and multi level memory cells. Logical addresses can be distributed between single level and multilevel memory cells based on a frequency of write operations performed. Initial storage of data corresponding to a logical address in memory can be determined by various methods including initially writing all data to single level memory or initially writing all data to multilevel memory. Other methods permit a host to direct logical address writes to single level or multilevel memory cells based on anticipated usage.

Подробнее
Номер записи: 79
08-03-2012 дата публикации

Method for using bad blocks of flash memory

Номер: US20120060054A1
Автор: Junhong Weng, Yingtong Sun
Принадлежит: Nationz Technologies Inc

A method is provided for using bad blocks in flash memory. The method includes placing in a replacement area of the flash memory a special bad block that meets a “still usable” condition from the bad blocks of the flash memory. The method also includes receiving a use request for using the special bad block in the replacement area to store user data, writing the user data into the special bad block, and determining whether the user data is successfully written into the special bad block. Further, the method includes placing the special bad block back into the replacement area for a next use request when it is determined that the user data is not successfully written into the special bad block.

Подробнее
Номер записи: 80
15-03-2012 дата публикации

Multi-level resistance change memory

Номер: US20120063193A1
Автор: Reika Ichihara
Принадлежит: Individual

According to one embodiment, a multi-level resistance change memory includes a memory cell includes first and second resistance change films connected in series, and a capacitor connected in parallel to the first resistance change film, a voltage pulse generating circuit generating a first voltage pulse with a first pulse width to divide a voltage of the first voltage pulse into the first and second resistance change films based on a resistance ratio thereof, and generating a second voltage pulse with a second pulse width shorter than the first pulse width to apply a voltage of the second voltage pulse to the second resistance change film by a transient response of the capacitor, and a control circuit which is stored multi-level data to the memory cell by using the first and second voltage pulses in a writing.

Подробнее
Номер записи: 81
15-03-2012 дата публикации

Semiconductor memory device having stacked structure including resistor-switched based logic circuit and method of manufacturing the same

Номер: US20120063194A1
Автор: Chul-woo Park, Hak-soo Yu, Hong-Sun Hwang, In-Gyu Baek
Принадлежит: SAMSUNG ELECTRONICS CO LTD

Semiconductor memory device having a stacking structure including resistor switch based logic circuits. The semiconductor memory device includes a first conductive line that includes a first line portion and a second line portion, wherein the first line portion and the second line portion are electrically separated from each other by an intermediate region disposed between the first and second line portions, a first variable resistance material film that is connected to the first line portion and stores data, and a second variable resistance material film that controls an electrical connection between the first line portion and the second line portion.

Подробнее
Номер записи: 82
15-03-2012 дата публикации

Semiconductor memory device

Номер: US20120063206A1
Автор: Kazuma Furutani, Yutaka Shionoiri
Принадлежит: Semiconductor Energy Laboratory Co Ltd

An object is to provide a semiconductor memory device capable of copying memory data without using an external circuit. The semiconductor memory device includes a bit line to which first terminals of a plurality of memory cells are connected in common; a pre-charge circuit which is connected to the bit line and pre-charges the bit line with a specific potential in data reading; a data holding circuit comprising a capacitor which temporarily holds data read out from the memory cell or data which is written to the memory cell; and an inverted data output circuit which outputs inverted data of data held in the data holding circuit to the bit line. The inverted data output circuit includes a means for controlling output of inverted data of data held in the data holding circuit.

Подробнее
Номер записи: 83
15-03-2012 дата публикации

Memory and method for sensing data in a memory using complementary sensing scheme

Номер: US20120063249A1
Автор: Bradford L. Hunter, Shayan Zhang
Принадлежит: FREESCALE SEMICONDUCTOR INC

In a memory ( 100 ), a local data line pair ( 116, 118 ) is precharged to a first logic state and a global data line pair ( 101, 104 ) is precharged to a second logic state. A selected memory cell is coupled to the local data line pair ( 116, 118 ) to develop a differential local data line voltage. The differential local data line voltage is subsequently amplified to form an amplified differential local data line voltage. A selected one of the global data line pair ( 101, 104 ) is driven to the first logic state in response to the amplified differential local data line voltage to form a differential global data line voltage.

Подробнее
Номер записи: 84
15-03-2012 дата публикации

System and method of page buffer operation for memory devices

Номер: US20120066442A1
Автор: Hakjune Oh, Hong Beom Pyeon, Jin-Ki Kim
Принадлежит: Mosaid Technologies Inc

Systems and methods are provided for using page buffers of memory devices connected to a memory controller through a common bus. A page buffer of a memory device is used as a temporary cache for data which is written to the memory cells of the memory device. This can allow the memory controller to use memory devices as temporary caches so that the memory controller can free up space in its own memory.

Подробнее
Номер записи: 85
22-03-2012 дата публикации

Nonvolatile semiconductor memory device

Номер: US20120069627A1
Автор: Hiroshi Kanno, Mitsuru Sato, Natsuki Kikuchi, Takafumi SHIMOTORI, Takayuki Tsukamoto, Yoichi MINEMURA
Принадлежит: Toshiba Corp

A nonvolatile semiconductor memory device includes: a memory cell array including plural first lines, plural second lines, and plural memory cells each including a variable resistance element; a first decoder connected to at least one ends of the plurality of first lines and configured to select at least one of the first lines; at least one pair of second decoders connected to both ends of the plurality of second lines and configured such that one of the pair of second decoders is selected for selecting the second lines according to a distance between the one of the first lines selected by the first decoder and the both ends of the second lines; and a voltage application circuit configured to apply a certain voltage between the first line and the second line selected by the first decoder and the second decoder.

Подробнее
Номер записи: 86
22-03-2012 дата публикации

Flash memory system and word line interleaving method thereof

Номер: US20120069664A1
Автор: Hong Rak Son, Junjin Kong, Seonghyeog Choi, Yongjune Kim
Принадлежит: SAMSUNG ELECTRONICS CO LTD

Provided are a flash memory system and a word line interleaving method thereof. The flash memory system includes a memory cell array, and a word line interleaving logic. The memory cell array is connected to a plurality of word lines. The word line (WL) interleaving logic performs an interleaving operation on WL data corresponding to at least two different wordlines and programming data, including the interleaved data, to the memory cell array.

Подробнее
Номер записи: 87
22-03-2012 дата публикации

Different types of memory integrated in one chip by using a novel protocol

Номер: US20120072647A1
Автор: Fu-Chang Hsu, Peter Wung Lee
Принадлежит: Aplus Flash Technology Inc

A semiconductor chip contains four different memory types, EEPROM, NAND Flash, NOR Flash and SRAM, and a plurality of major serial/parallel interfaces such as I 2 C, SPI, SDI and SQI in one memory chip. The memory chip features write-while-write and read-while-write operations as well as read-while-transfer and write-while-transfer operations. The memory chip provides for eight pins of which two are for power and up to four pins have no connection for specific interfaces and uses a novel unified nonvolatile memory design that allow the integration together of the aforementioned memory types integrated together into the same semiconductor memory chip.

Подробнее
Номер записи: 88
22-03-2012 дата публикации

On-Chip Memory Testing

Номер: US20120072790A1
Автор: Daniel Robert Burggraf, III, Hari Pendurty
Принадлежит: Texas Instruments Inc

An integrated circuit is described that has a substrate with a memory array with dedicated support hardware formed on the substrate. An access wrapper circuit is coupled to address and data lines of the memory array and to control lines of the dedicated support hardware. The wrapper circuit is configured to provide an access port to the memory array. A test controller is formed on the substrate and coupled in parallel with the access wrapper circuit to the address and data lines of the memory array and to the control lines of the dedicated support hardware, wherein the test controller is operable to perform a test of the memory array by manipulating control signals to the support hardware in addition to those required to write data patterns into the memory array and to read the contents of the memory array.

Подробнее
Номер записи: 89
29-03-2012 дата публикации

Resistance Based Memory Having Two-Diode Access Device

Номер: US20120075906A1
Автор: Jung Pill Kim, Jungwon Suh, Kangho Lee, Seung H. Kang, Tae Hyun Kim, Wuyang Ho
Принадлежит: Qualcomm Inc

A resistance-based memory has a two-diode access device. In a particular embodiment, a method includes biasing a bit line and a sense line to generate a current through a resistance-based memory element via a first diode or a second diode. A cathode of the first diode is coupled to the bit line and an anode of the second diode is coupled to the sense line.

Подробнее
Номер записи: 90
29-03-2012 дата публикации

Resistor structure for a non-volatile memory device and method

Номер: US20120075907A1
Автор: Sung Hyun Jo
Принадлежит: Crossbar Inc

A non-volatile resistive switching memory device. The device includes a first electrode, a second electrode, a switching material in direct contact with a metal region of the second electrode, and a resistive material disposed between the second electrode and the switching material. The resistive material has an ohmic characteristic and a resistance substantially the same as an on state resistance of the switching device. The resistive material allows for a change in a resistance of the switching material upon application of voltage pulse without time delay and free of a reverse bias after the voltage pulse. The first voltage pulse causes a programming current to flow from the second electrode to the first electrode. The resistive material further causes the programming current to be no greater than a predetermined value.

Подробнее
Номер записи: 91
29-03-2012 дата публикации

Resistive Random Access Memory and Verifying Method Thereof

Номер: US20120075908A1
Автор: Chih-He Lin, Pei-Chia Chiang, Shyh-Shyuan Sheu, Wen-Pin Lin
Принадлежит: Industrial Technology Research Institute ITRI

A resistive random access memory (RRAM) and a verifying method thereof are provided. The RRAM comprises at least one resistive memory cell. The resistive memory cell comprises a resistive memory element and a transistor, wherein one terminal of the resistive memory element is coupled to a first terminal of the transistor. The verifying method comprises the following steps: Whether the resistive memory cell passes verification is determined. During a first time period and under the circumstance that the resistive memory cell fails to pass verification, a reference voltage is applied to the other terminal of the resistive memory element and a voltage pulse is applied to a second terminal of the transistor according to a voltage signal to write a reverse voltage to the resistive memory cell.

Подробнее
Номер записи: 92
29-03-2012 дата публикации

Nonvolatile semiconductor memory device

Номер: US20120075912A1
Автор: Koji Hosono
Принадлежит: Toshiba Corp

A nonvolatile semiconductor memory device comprises a three-dimensional cell array block in which a plurality of cell array layers are stacked, each of the cell array layers including a plurality of first lines, a plurality of second lines configured to intersect the first lines, and a plurality of memory cells disposed at each of intersections of the first and second lines and each including a variable resistance element configured to store an electrically rewritable resistance value as data in a nonvolatile manner, and a reading control circuit for reading data from the memory cells under a condition set in respective groups to which one or more cell array layers having a common electric property of the memory cells belong.

Подробнее
Номер записи: 93
29-03-2012 дата публикации

Opportunistic decoding in memory systems

Номер: US20120079355A1
Автор: Ara Patapoutian, Bernardo Rub, Bruce Buch
Принадлежит: SEAGATE TECHNOLOGY LLC

Approaches for decoding data read from memory cells of a nonvolatile, solid state memory involve attempting to decode hard data using a hard decoding process prior to a time that soft data is available to the decoder. The hard data includes information about the digital symbols stored in the memory cells without data confidence information. The soft data includes information about the digital symbols stored in the memory cells and data confidence information. In response to the hard decoding process failing to achieve convergence, after the soft data becomes available to the decoder, the soft data is decoded using a soft decoding process. The decoder generates an output of the decoded data after the hard decoding process or the soft decoding process achieves convergence.

Подробнее
Номер записи: 94
05-04-2012 дата публикации

E/p durability by using a sub-range of a full programming range

Номер: US20120081971A1
Автор: Kwok W. Yeung, Meng-Kun Lee
Принадлежит: Link A Media Devices Corp

A NAND Flash memory controller is used to perform an erase operation on a NAND Flash memory chip including to a cell on the NAND Flash memory chip; the cell is configured to store a first number of bits. It is determined whether the erase operation performed on the NAND Flash memory chip is successful. In the event it is determined that the erase operation performed on the NAND Flash memory chip is unsuccessful, the number of bits stored by the cell is reduced from the first number of bits to a second number of bits; the second number of bits is strictly less than the first number of bits.

Подробнее
Номер записи: 95
05-04-2012 дата публикации

Memory for accessing multiple sectors of information substantially concurrently

Номер: US20120084494A1
Автор: Berhanu Iman, Petro Estakhri
Принадлежит: Micron Technology Inc

A memory storage system of an embodiment includes a non-volatile memory unit and memory control circuitry coupled to the memory unit. The memory control circuitry is configured to access multiple sectors of information substantially concurrently.

Подробнее
Номер записи: 96
05-04-2012 дата публикации

Data recovery using outer codewords stored in volatile memory

Номер: US20120084627A1
Автор: Daniel J. Post, Kenneth Herman
Принадлежит: Apple Inc

Systems and methods are disclosed for data recovery using outer codewords stored in volatile memory. Outer codewords can be associated with one or more horizontal portions or vertical portions of a non-volatile memory (“NVM”). In some embodiments, an NVM interface of an electronic device can program user data to a super block of the NVM. The NVM interface can then determine if a program disturb has occurred in the super block. In response to detecting that a program disturb has occurred in the super block, the NVM interface can perform garbage collection on the super block. The NVM interface can then use outer codewords associated with the super block to recover from any uncorrectable error correction code errors detected in the super block.

Подробнее
Номер записи: 97
19-04-2012 дата публикации

Semiconductor device and sample-and-hold circuit

Номер: US20120092042A1
Автор: Tatsuya Takei
Принадлежит: Olympus Corp

A semiconductor device includes a MOS transistor switch that controls passage and interruption of a signal by switching between an ON state and an OFF state, a first switch connected between a back gate terminal of the MOS transistor switch and a source terminal of the MOS transistor switch, and a second switch connected between the back gate terminal of the MOS transistor switch and a power supply voltage terminal If the MOS transistor switch is in the ON state, the first switch is in the ON state and the back gate terminal of the MOS transistor switch is connected to the source terminal of the MOS transistor switch. If the MOS transistor switch is in the OFF state, the second switch is in the ON state, and the back gate terminal of the MOS transistor switch is connected to the power supply voltage terminal.

Подробнее
Номер записи: 98
19-04-2012 дата публикации

Resistive Memory Element and Use Thereof

Номер: US20120092920A1
Автор: Sakyo Hirose
Принадлежит: Murata Manufacturing Co Ltd

A resistive memory element that includes an element body and at least a pair of electrodes opposed to each other with at least a portion of the element body interposed therebetween. The element body is made of an oxide semiconductor which has a composition represented by the general formula: (Ba 1-x Sr x )Ti 1-y M y O 3 (wherein M is at least one from among Mn, Fe, and Co; 0≦x≦1.0; and 0.005≦y≦0.05). The first electrode of the pair of electrodes is made of a material which can form a Schottky barrier which can develop a rectifying property and resistance change characteristics in an interface region between the first electrode and the element body. The second electrode is made of a material which provides a more ohmic junction to the element body as compared with the first electrode.

Подробнее
Номер записи: 99
19-04-2012 дата публикации

Memory devices and memory systems including discharge lines and methods of forming

Номер: US20120092946A1
Автор: Jae Hee OH, Ji-Hyun Jeong, Jin-Young Kim, Ki Whan SONG
Принадлежит: SAMSUNG ELECTRONICS CO LTD

A non-volatile memory device can include a word line that is operatively coupled to a non-volatile memory cell. A local bit line can be operatively coupled to the non-volatile memory cell. A discharge line that is associated with the local bit line can be configured to discharge the local bit line and a discharge diode can be electrically coupled between the local bit line and the discharge line.

Подробнее
Номер записи: 100