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08-06-2017 дата публикации

SEMICONDUCTOR ELEMENT

Номер: KR1020170062618A
Автор: KO, YOUNG SUN, PARK, SANG JINE, CHO, HAG JU, PARK, BYUNG JAE, HAN, JEONG NAM
Принадлежит:

The present invention relates to a semiconductor element with improved electrical characteristics and reliability. The semiconductor element comprises: a pair of active patterns protruding from a substrate and spaced apart from each other in a first direction; a pair of gate electrodes crossing the pair of active patterns and spaced apart from each other in a second direction crossing the first direction; gate spacers disposed on sidewalls of the pair of gate electrodes; source and drain areas disposed on the pair of active patterns between the pair of gate electrodes; and a spacer protection pattern disposed on the substrate between the pair of active patterns and between the pair of gate electrodes, wherein the spacer protection pattern is commonly connected to the gate spacers. COPYRIGHT KIPO 2017 ...

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Номер записи: 1
07-04-2016 дата публикации

MEMORY DEVICE INCLUDING ONE-TIME PROGRAMMABLE MEMORY CELLS

Номер: KR1020160038155A
Автор: CHOI, HYUN MIN, PAE SANGWOO, CHO, HAG JU
Принадлежит:

Provided is a memory device including one-time programmable memory cells to reduce distribution of electrical properties in a chip. The device may include a semiconductor substrate having a writing region and a reading region, a writing gate provided on the writing region, a reading gate provided on the reading region, first and second bonding patterns respectively provided to both sides of the reading gate, and insulating layer patterns interposed between the writing and reading gates and the semiconductor substrate. The reading region may have a different conductive type from the first and second bonding patterns. The writing region may have the same conductive type as the first and second bonding patterns. COPYRIGHT KIPO 2016 ...

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Номер записи: 2
29-01-2016 дата публикации

Method of fabricating semiconductor device having dual gate

Номер: KR0101589440B1
Автор: 나훈주, 신유균, 박홍배, 조학주, 홍석훈, 현상진, 홍형석
Принадлежит: 삼성전자주식회사

... 본 발명은 듀얼 게이트 반도체 장치의 제조 방법에 관한 것으로, 서로 다른 문턱 전압을 가지는 소자들이 각각 형성될 제1 영역 및 제2 영역을 가지는 기판 상에 게이트 절연막, 제1 캡핑(capping)층 및 배리어(barrier)층을 순차적으로 형성하고, 제1 영역 상에 형성된 제1 캡핑층과 배리어층을 제거하여 제1 영역 상에 형성된 게이트 절연막을 노출시키며, 제1 영역 상에 형성된 게이트 절연막과 제2 영역 상에 형성된 배리어층의 상부에 제2 캡핑층을 형성하고, 제2 캡핑층이 형성된 기판을 열처리하여, 제2 캡핑층 및 제1 캡핑층에 포함된 물질들을 각각 제1 영역 상에 형성된 게이트 절연막 및 제2 영역 상에 형성된 게이트 절연막으로 확산시킨다.

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Номер записи: 3
11-10-2016 дата публикации

SEMICONDUCTOR DEVICE HAVING SPACER ON ISOLATION REGION

Номер: KR1020160118090A
Автор: PARK, BYUNG JAE, SHIN, HEON JONG, CHO, HAG JU, YEO, KYOUNG HWAN
Принадлежит:

The present invention provides a semiconductor device including: a fin active region protruding from a substrate and an isolation area defining the fin active area; a gate pattern crossing the fin active region and the isolation region; and a gate spacer formed on a side surface of the gate pattern to be extended toward the surface of the isolated region. COPYRIGHT KIPO 2016 ...

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Номер записи: 4
08-06-2016 дата публикации

ETCHING SOLUTION, METHOD OF FORMING A GATE INSULATION LAYER USING A ETCHING SOLUTION AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING A ETCHING SOLUTION

Номер: KR0101627509B1
Автор: 이효산, 윤보언, 이근택, 조학주, 현상진, 나훈주, 홍형석
Принадлежит: 삼성전자주식회사

... 고유전막과 식각 선택비를 가지고, 상기 고유전막의 조성을 변화시켜 문턱전압을 조절하는 캡핑막을 식각 대상막으로 하는 식각액은 0.01에서 3wt％의 산, 10wt％에서 40wt％의 불화염 및 용매를 포함한다. 상기 식각액을 사용하면, 고유전막의 데미지가 거의 발생되지 않아 우수한 특성의 고유전막을 형성할 수 있다.

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Номер записи: 5
10-06-2015 дата публикации

METHODS OF FORMING SEMICONDUCTOR DEVICES

Номер: KR0101527535B1
Автор: 현상진, 최시영, 신유균, 서강일, 조학주, 나훈주, 이효산, 박전웅, 이혜란, 홍형석
Принадлежит: 삼성전자주식회사

... 반도체 소자 및 그 형성 방법을 제공한다. 이 방법은 기판 상에 단일층 또는 다층의 금속 산화막을 형성하고, 금속 산화막 상에 희생 산화막을 형성한다. 기판에 열처리 공정을 수행한다. 열처리 공정의 공정온도에서, 희생 산화막의 형성 자유 에너지는 금속 산화막의 형성 자유 에너지 보다 크다.

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Номер записи: 6
11-02-2016 дата публикации

SEMICONDUCTOR DEVICE AND FORMING METHOD OF THE SAME

Номер: KR0101591944B1
Автор: 박홍배, 조학주, 홍석훈, 현상진, 나훈주, 홍형석
Принадлежит: 삼성전자주식회사

... 본 발명은 반도체 소자 및 반도체 소자의 형성 방법을 제공한다. 이 소자는 반도체 기판, 반도체 기판에 배치된 제1 웰 영역, 제1 웰 영역 상에 배치된 제1 게이트 전극, 및 제1 웰 영역과 제1 게이트 전극 사이에 개재된 제1 N형 케핑 패턴, 제1 P형 케핑 패턴, 및 제1 게이트 절연 패턴을 포함한다.

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Номер записи: 7
24-05-2017 дата публикации

게이트 형성 방법 및 이를 이용한 반도체 소자의 제조 방법

Номер: KR0101738894B1
Автор: 김종필, 장영관, 김동원, 조학주
Принадлежит: 삼성전자 주식회사

... 공정의 균일성을 확보할 수 있는 게이트 형성 방법 및 이를 이용한 반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 게이트 형성 방법은 소자 분리막이 형성되어 있고, 상기 소자 분리막의 상면이 기판의 상면보다 상승되어 있는 기판의 전면에 절연막 및 도전막을 순차적으로 형성하는 단계, 상기 도전막의 상면을 평탄화하는 단계 및 상기 절연막 및 도전막을 패터닝하여 게이트 전극을 형성하는 단계를 포함한다.

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Номер записи: 8
28-09-2016 дата публикации

SEMICONDUCTOR DEVICE INCLUDING SHALLOW TRENCH ISOLATION LINER

Номер: KR1020160112105A
Автор: LIM, SUN ME, LIM, YOUNG DAL, CHO, HAG JU
Принадлежит:

Provided is a semiconductor device. The semiconductor device includes: an STI trench defining an active area formed in a substrate; an STI liner formed in a conformal way along the bottom surface and a side wall of the STI trench; an element separation film formed on the STI liner, and embedding at least one part of the STI trench; a first gate structure placed on the active area; and a second gate structure separated from the first gate structure. The second gate structure includes: a gate insulating film touching the element separation film; a gate electrode placed on the gate insulating film; and a spacer placed on both sides of the gate electrode. The lower surface of the spacer is formed to touch the upper surface of the STI liner. Therefore, the present invention is capable of preventing a defect of a transistor. COPYRIGHT KIPO 2016 ...

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Номер записи: 9
09-12-2016 дата публикации

SEMICONDUCTOR DEVICE HAVING INACTIVE-FIN AND METHOD FOR FORMING SAME

Номер: KR1020160141559A
Автор: PARK, BYUNG JAE, KIM, MYEONG CHEOL, CHO, HAG JU
Принадлежит:

The present invention relates to a semiconductor device having an inactive fin formed outside a source/drain. A multi-fin active area having multiple sub-fins formed in order is disposed on the substrate. A gate electrode crossing the multi-fin active area is formed. Source/drain areas are formed on the sub-fins except for the first sub-fin and the last sub-fin among the sub-fins. A contact plug is formed on the source/drain areas. COPYRIGHT KIPO 2016 ...

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Номер записи: 10
02-10-2015 дата публикации

Method for formation of dual gate semiconductor device

Номер: KR0101556641B1
Автор: 박홍배, 조학주, 홍석훈, 현상진, 나훈주, 홍형석
Принадлежит: 삼성전자주식회사

... 문턱 전압을 낮출 수 있는 듀얼 게이트 반도체 장치의 제조방법을 개시한다. 본 발명의 듀얼 게이트 반도체 장치의 제조방법은 서로 다른 도전형의 모스 트랜지스터들이 형성될 제1 영역 및 제2 영역을 구비하는 반도체 기판을 제공하고, 상기 반도체 기판 위에 게이트 유전막을 형성한다. 상기 게이트 유전막 위에 제1 금속성 도전층 및 제2 금속성 도전층을 순차적으로 형성한다. 상기 제2 영역을 마스크로 가리고, 상기 제1 영역의 상기 제1 금속성 도전층 에 제1 물질의 이온주입을 수행한다. 상기 제1 영역의 상기 제2 금속성 도전층을 제거한다. 상기 제1 영역의 상기 게이트 유전막 및 상기 제1 금속성 도전층 및 상기 제2 영역의 상기 게이트 유전막, 상기 제1 금속성 도전층 및 상기 제2 금속성 도전층을 패터닝하여 상기 제1 영역의 제1 게이트 전극 및 상기 제2 영역의 제2 게이트 전극을 형성한다.

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Номер записи: 11
18-12-2015 дата публикации

SEMICONDUCTOR DEVICE AND METHOD OF THEREOF

Номер: KR0101578520B1
Автор: 현상진, 신유균, 조학주, 홍형석
Принадлежит: 삼성전자주식회사

... 반도체 소자 및 그 형성방법이 제공된다. 이 반도체 소자의 형성방법은 기판 상에 복수의 원소를 포함하는 게이트 유전막을 형성하는 것, 게이트 유전막에 특정 원소를 공급하는 것, 복수의 원소 중 적어도 한 원소와 특정 원소를 반응시켜 생성물을 형성하는 것 및 생성물을 제거하는 것을 포함할 수 있다.

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Номер записи: 12