Настройки

Укажите год
-

Небесная энциклопедия

Космические корабли и станции, автоматические КА и методы их проектирования, бортовые комплексы управления, системы и средства жизнеобеспечения, особенности технологии производства ракетно-космических систем

Подробнее
-

Мониторинг СМИ

Мониторинг СМИ и социальных сетей. Сканирование интернета, новостных сайтов, специализированных контентных площадок на базе мессенджеров. Гибкие настройки фильтров и первоначальных источников.

Подробнее

Форма поиска

Поддерживает ввод нескольких поисковых фраз (по одной на строку). При поиске обеспечивает поддержку морфологии русского и английского языка
Ведите корректный номера.
Ведите корректный номера.
Ведите корректный номера.
Ведите корректный номера.
Укажите год
Укажите год
Применить Всего найдено 112486. Отображено 100.
25-11-1994 дата публикации

Формирователь управляющего магнитного поля для накопителя информации на ЦМД

Номер: RU0000000155U1
Автор: Цаплин Дмитрий Викторович
Принадлежит: Цаплин Дмитрий Викторович

Формирователь управляющего магнитного поля для накопителя информации на ЦМД, содержащий два двухслойных соленоида прямоугольной формы с взаимно ортогональными витками, охватывающие доменосодержащий кристалл, размещенный на кристаллодержателе, отличающийся тем, что, с целью повышения скорости передачи данных накопителем информации путем расширения частотного диапазона эффективной работы формирователя, каждый соленоид выполнен в виде двух однослойных катушек, витки первой катушки второго соленоида размещены между витками первой и второй катушек первого соленоида, а витки второй катушки второго соленоида охватывают витки остальных катушек, причем концы первых катушек соленоидов соединены с началами вторых катушек соленоидов, поэтому каждая пара катушек создает согласно направленные магнитные поля. (19) RU (11) (13) 155 U1 (51) МПК G11C 11/14 (1990.01) РОССИЙСКОЕ АГЕНТСТВО ПО ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К СВИДЕТЕЛЬСТВУ (21), (22) Заявка: 92014155/24, 24.12.1992 (46) Опубликовано: 25.11.1994 (71) Заявитель(и): Цаплин Дмитрий Викторович (72) Автор(ы): Цаплин Дмитрий Викторович R U (73) Патентообладатель(и): Цаплин Дмитрий Викторович 1 5 5 R U Ñòðàíèöà: 1 U 1 (57) Формула полезной модели Формирователь управляющего магнитного поля для накопителя информации на ЦМД, содержащий два двухслойных соленоида прямоугольной формы с взаимно ортогональными витками, охватывающие доменосодержащий кристалл, размещенный на кристаллодержателе, отличающийся тем, что, с целью повышения скорости передачи данных накопителем информации путем расширения частотного диапазона эффективной работы формирователя, каждый соленоид выполнен в виде двух однослойных катушек, витки первой катушки второго соленоида размещены между витками первой и второй катушек первого соленоида, а витки второй катушки второго соленоида охватывают витки остальных катушек, причем концы первых катушек соленоидов соединены с началами вторых катушек соленоидов, поэтому каждая пара катушек создает ...

Подробнее
Номер записи: 1
16-06-1995 дата публикации

Запоминающий модуль

Номер: RU0000000526U1
Автор: Цаплин Дмитрий Викторович
Принадлежит: Цаплин Дмитрий Викторович

Запоминающий модуль, содержащий кристаллодержатель с выводами, расположенный на нем доменосодержащий кристалл и формирователь управляющего поля в виде двух охватывающих, среднюю часть кристаллодержателя катушек индуктивности с взаимно ортогональными витками, источник поля смещения в виде корпуса из магнитомягкого материала и укрепленных на его внутренних стенках постоянных магнитов с полюсными наконечниками, между которыми установлен формирователь управляющего поля с кристаллодержателем и кристаллом, причем свободное пространство модуля заполнено клеем-герметиком, отличающийся тем, что, с целью снижения трудозатрат при изготовлении запоминающего модуля, несущие элементы конструкции выполнены в виде двух рамок из изоляционного теплопроводного материала, наружные поверхности которых фиксируют положение корпуса накопителя, и укрепленных на внутренних стенках рамок двух клиньев из изоляционного теплопроводящего материала, между которыми установлен формирователь управляющего магнитного поля с кристаллодержателем, причем положение выводов фиксируется ребром клина и противолежащей внутренней стенкой рамки. (19) RU (11) (13) 526 U1 (51) МПК G11C 11/14 (1995.01) РОССИЙСКОЕ АГЕНТСТВО ПО ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К СВИДЕТЕЛЬСТВУ (21), (22) Заявка: 92014156/24, 24.12.1992 (46) Опубликовано: 16.06.1995 (71) Заявитель(и): Цаплин Дмитрий Викторович (72) Автор(ы): Цаплин Дмитрий Викторович R U (73) Патентообладатель(и): Цаплин Дмитрий Викторович 5 2 6 R U Ñòðàíèöà: 1 U 1 (57) Формула полезной модели Запоминающий модуль, содержащий кристаллодержатель с выводами, расположенный на нем доменосодержащий кристалл и формирователь управляющего поля в виде двух охватывающих, среднюю часть кристаллодержателя катушек индуктивности с взаимно ортогональными витками, источник поля смещения в виде корпуса из магнитомягкого материала и укрепленных на его внутренних стенках постоянных магнитов с полюсными наконечниками, между которыми установлен формирователь ...

Подробнее
Номер записи: 2
05-01-2012 дата публикации

Magnetic storage element and magnetic memory

Номер: US20120001281A1
Автор: Hiroyuki Ohmori, Hiroyuki Uchida, Kazuhiro Bessho, Kazutaka Yamane, Masanori Hosomi, Yutaka Higo
Принадлежит: Sony Corp

Disclosed herein is a magnetic storage element including: a reference layer configured to have a magnetization direction fixed to a predetermined direction; a recording layer configured to have a magnetization direction that changes due to spin injection in a direction corresponding to recording information; an intermediate layer configured to separate the recording layer from the reference layer; and a heat generator configured to heat the recording layer. A material of the recording layer is such a magnetic material that magnetization at 150° C. is at least 50% of magnetization at a room temperature and magnetization at a temperature in a range from 150° C. to 200° C. is in a range from 10% to 80% of magnetization at a room temperature.

Подробнее
Номер записи: 3
05-01-2012 дата публикации

Methods, structures, and devices for reducing operational energy in phase change memory

Номер: US20120002465A1
Автор: Roy E. Meade
Принадлежит: Micron Technology Inc

Methods of forming and operating phase change memory devices include adjusting an activation energy barrier between a metastable phase and a stable phase of a phase change material in a memory cell. In some embodiments, the activation energy barrier is adjusted by applying stress to the phase change material in the memory cell. Memory devices include a phase change memory cell and a material, structure, or device for applying stress to the phase change material in the memory cell. In some embodiments, a piezoelectric device may be used to apply stress to the phase change material. In additional embodiments, a material having a thermal expansion coefficient greater than that of the phase change material may be positioned to apply stress to the phase change material.

Подробнее
Номер записи: 4
05-01-2012 дата публикации

Storage apparatus

Номер: US20120002466A1
Автор: Hiroyuki Ohmori, Hiroyuki Uchida, Kazuhiro Bessho, Kazutaka Yamane, Masanori Hosomi, Yutaka Higo
Принадлежит: Sony Corp

Disclosed herein is a storage apparatus including a cell array configured to include storage devices arranged to form an array. Each of the storage device has: a storage layer for storing information as the state of magnetization of a magnetic substance; a fixed-magnetization layer having a fixed magnetization direction; and a tunnel insulation layer sandwiched between the storage layer and the fixed-magnetization layer. In an operation to write information on the storage layer, a write current is generated to flow in the layer-stacking direction of the storage layer and the fixed-magnetization layer in order to change the direction of the magnetization of the storage layer. The cell array is divided into a plurality of cell blocks. The thermal stability of the storage layer of any particular one of the storage devices has a value peculiar to the cell block including the particular storage device.

Подробнее
Номер записи: 5
05-01-2012 дата публикации

Single transistor memory cell

Номер: US20120002467A1
Автор: Mikhail Nagoga, Serguei Okhonin
Принадлежит: Micron Technology Inc

A semiconductor device along with circuits including same and methods of operating same are disclosed. In one particular embodiment, the device may comprise a memory cell including a transistor. The transistor may comprise a gate, an electrically floating body region, and a source region and a drain region adjacent the body region. Data stored in memory cells of the device may be refreshed during hold operations.

Подробнее
Номер записи: 6
05-01-2012 дата публикации

Output enable signal generation circuit of semiconductor memory

Номер: US20120002493A1
Автор: Hee Jin Byun
Принадлежит: Hynix Semiconductor Inc

An output enable signal generation circuit of a semiconductor memory includes: a latency signal generation unit configured to generate a latency signal for designating activation timing of a data output enable signal in response to a read signal and a CAS latency signal; and a data output enable signal generation unit configured to control the activation timing and deactivation timing of the data output enable signal in response to the latency signal and a signal generated by shifting the latency signal based on a burst length (BL).

Подробнее
Номер записи: 7
05-01-2012 дата публикации

Circuit and method for controlling standby leakage current in random access memory devices

Номер: US20120002497A1
Автор: Chung Zen Chen
Принадлежит: Elite Semiconductor Memory Technology Inc

A method for controlling standby current coming from bit line leakage in random access memory devices comprises the steps of: continuously deactivating a pre-charge equalization circuit providing a pre-charge voltage to a pair of complementary bit lines of a memory cell if the memory cell is in a self-refresh mode, a standby mode or an active mode; temporarily activating the pre-charge equalization circuit before the memory cell is refreshed if the memory cell is in a self-refresh mode or a standby mode; and temporarily activating the pre-charge equalization circuit before the memory cell is refreshed or accessed if the memory cell is in an active mode.

Подробнее
Номер записи: 8
20-05-2003 дата публикации

Устройство индикации с запоминанием первого включения

Номер: RU0000029607U1
Автор:
Принадлежит: Химич Василий Константинович

Устройство индикации с запоминанием первого включения, содержащее тиристорную оптопару с подключенными элементами, отличающееся тем, что в нем диодная часть оптопары с другими элементами схемы, в том числе элементом индикации, подключена к источнику сигнала постоянного напряжения через устройство включения (выключения) сигнала и является входом устройства, а тиристорная часть оптопары последовательно подключена через устройство включения (выключения) с источником постоянного напряжения и элементом индикации является выходом устройства и частью запоминания сигнала первого включения оптопары и в целом устройства. (19) RU (11) 29 607 (13) U1 (51) МПК G11C 11/42 (2000.01) РОССИЙСКОЕ АГЕНТСТВО ПО ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К СВИДЕТЕЛЬСТВУ (21), (22) Заявка: 2002111123/20 , 26.04.2002 (24) Дата начала отсчета срока действия патента: 26.04.2002 Адрес для переписки: 150051, г.Ярославль, пр-т Машиностроителей, 11, корп.2, кв.128, В.К. Химичу (54) Устройство индикации с запоминанием первого включения 2 9 6 0 7 R U (57) Формула полезной модели Устройство индикации с запоминанием первого включения, содержащее тиристорную оптопару с подключенными элементами, отличающееся тем, что в нем диодная часть оптопары с другими элементами схемы, в том числе элементом индикации, подключена к источнику сигнала постоянного напряжения через устройство включения (выключения) сигнала и является входом устройства, а тиристорная часть оптопары последовательно подключена через устройство включения (выключения) с источником постоянного напряжения и элементом индикации является выходом устройства и частью запоминания сигнала первого включения оптопары и в целом устройства. Ñòðàíèöà: 1 U 1 2 9 6 0 7 (73) Патентообладатель(и): Химич Василий Константинович R U U 1 (46) Опубликовано: 20.05.2003 (71) Заявитель(и): Химич Василий Константинович RU 29 607 U1 RU 29 607 U1 RU 29 607 U1 RU 29 607 U1

Подробнее
Номер записи: 9
20-05-2003 дата публикации

Устройство для хранения и воспроизведения звуковой информации

Номер: RU0000029608U1
Автор: Гусев С.Б., Евтишенков И.Н., Поперечный В.В.
Принадлежит: Гусев Сергей Борисович, Евтишенков Игорь Николаевич, Поперечный Владимир Викторович

Устройство для хранения и воспроизведения звуковой информации, содержащее размещенные в корпусе на печатной плате, блок памяти, декодер с аудивыходом, микроконтроллер, системы управления и индикации и блок питания, отличающееся тем, что его корпус выполнен цельно-неразборным из светопроводящего полимера, а система индикации выполнена в виде светодиодов, установленных на печатной плате. (19) RU (11) 29 608 (13) U1 (51) МПК G11C 17/00 (2000.01) G11C 11/00 (2000.01) РОССИЙСКОЕ АГЕНТСТВО ПО ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2003106225/20 , 11.03.2003 (24) Дата начала отсчета срока действия патента: 11.03.2003 (46) Опубликовано: 20.05.2003 (72) Автор(ы): Евтишенков И.Н., Поперечный В.В., Гусев С.Б. R U 2 9 6 0 8 Формула полезной модели Устройство для хранения и воспроизведения звуковой информации, содержащее размещенные в корпусе на печатной плате, блок памяти, декодер с аудивыходом, микроконтроллер, системы управления и индикации и блок питания, отличающееся тем, что его корпус выполнен цельно-неразборным из светопроводящего полимера, а система индикации выполнена в виде светодиодов, установленных на печатной плате. Ñòðàíèöà: 1 U 1 U 1 (54) Устройство для хранения и воспроизведения звуковой информации 2 9 6 0 8 (73) Патентообладатель(и): Евтишенков Игорь Николаевич, Поперечный Владимир Викторович, Гусев Сергей Борисович R U Адрес для переписки: 101863, Москва, Малый Златоустинский пер., 6, оф.78, В.П. Чернышеву (71) Заявитель(и): Евтишенков Игорь Николаевич, Поперечный Владимир Викторович, Гусев Сергей Борисович U 1 U 1 2 9 6 0 8 2 9 6 0 8 R U R U Ñòðàíèöà: 2 RU 29 608 U1 RU 29 608 U1 RU 29 608 U1 RU 29 608 U1

Подробнее
Номер записи: 10
10-10-2003 дата публикации

Устройство нейросетевой кластеризации

Номер: RU0000033246U1
Автор: Быков С.Н.
Принадлежит: Открытое акционерное общество "Юргинский машиностроительный завод", Томский политехнический университет

Устройство нейросетевой кластеризации, содержащее генератор прямоугольных импульсов, двухполярный источник питания и электронный нейросетевой преобразователь, отличающееся тем, что используют комплекс операционных усилителей и реостатов, соответствующих количеству параметров оцениваемого объекта. (19) RU (11) 33 246 (13) U1 (51) МПК G06G 7/60 (2000.01) G11C 11/54 (2000.01) РОССИЙСКОЕ АГЕНТСТВО ПО ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К СВИДЕТЕЛЬСТВУ (21), (22) Заявка: 2003105643/20 , 27.02.2003 (24) Дата начала отсчета срока действия патента: 27.02.2003 (46) Опубликовано: 10.10.2003 (72) Автор(ы): Быков С.Н. (73) Патентообладатель(и): Открытое акционерное общество "Юргинский машиностроительный завод", Томский политехнический университет U 1 3 3 2 4 6 R U Ñòðàíèöà: 1 U 1 (57) Формула полезной модели Устройство нейросетевой кластеризации, содержащее генератор прямоугольных импульсов, двухполярный источник питания и электронный нейросетевой преобразователь, отличающееся тем, что используют комплекс операционных усилителей и реостатов, соответствующих количеству параметров оцениваемого объекта. 3 3 2 4 6 (54) Устройство нейросетевой кластеризации R U Адрес для переписки: 652000, Кемеровская обл., г. Юрга, ул. Шоссейная, 3, ОАО "ЮМЗ", патентная служба, А.В. Чинахову (71) Заявитель(и): Открытое акционерное общество "Юргинский машиностроительный завод", Томский политехнический университет RU 33 246 U1 RU 33 246 U1 RU 33 246 U1

Подробнее
Номер записи: 11
27-05-2007 дата публикации

САМОКОНТРОЛИРУЕМЫЙ АВТОМАТ УПРАВЛЕНИЯ

Номер: RU0000063588U1
Автор: Бадмаева Татьяна Содномдоржиевна, Мухопад Александр Юрьевич, Мухопад Юрий Федорович
Принадлежит: Государственное образовательное учреждение высшего профессионального образования Иркутский государственный университет путей сообщения (ИрГУПС)

Самоконтролируемый автомат управления, содержащий первый и второй n-разрядных регистры памяти автомата с 2m-разрядными схемами И, обеспечивающими парафазную передачу информацию от второго регистра к первому, причем выходы первого регистра и входные q клемм автомата соединяются с адресными входами постоянного запоминающего регистра; автомат, содержащий также регистр результата ПЗУ, блок синхронизации, один выход которого подается на вход считывания ПЗУ, а второй - на вход синхронизации 2n-разрядных схем «И», блок контроля с двумя выходами, сигнализирующими о наличии , и отсутствия ошибки (W=1), имеющий также схему формирования выходных сигналов автомата, отличающийся тем, что каждая константа ПЗУ представлена в виде трехразрядных групп с одной единицей в группе, введен шифратор выходного кода ПЗУ в m разрядный двоичный код, входы шифратора соединены с выходами регистра результата, а выходы через второй m-разрядный блок схем И соединены с кодовыми входами второго регистра, кодовые выходы первого регистра соединены с входами m-адресного дешифратора, унитарный код которого подается на входы схемы формирования выходных сигналов автомата, причем схема формирует сигнал отсутствия ошибки при наличии только одной единицы в группе и отсутствия двух рядом стоящих единиц в полном m-разрядном коде на выходах регистра результата ПЗУ. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 63 588 (13) U1 (51) МПК G11C 11/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2006143930/22 , 11.12.2006 (24) Дата начала отсчета срока действия патента: 11.12.2006 (45) Опубликовано: 27.05.2007 (73) Патентообладатель(и): Государственное образовательное учреждение высшего профессионального образования Иркутский государственный университет путей сообщения (ИрГУПС) (RU) Ñòðàíèöà: 1 U 1 6 3 5 8 8 R U U 1 Формула полезной модели Самоконтролируемый автомат управления, содержащий первый и второй n-разрядных регистры ...

Подробнее
Номер записи: 12
20-02-2008 дата публикации

СЕГНЕТОЭЛЕКТРИЧЕСКОЕ УСТРОЙСТВО С ОПТИЧЕСКИМ СЧИТЫВАНИЕМ

Номер: RU0000071023U1
Автор: Афанасьев Валентин Петрович, Афанасьев Петр Валентинович, Грехов Игорь Всеволодович, Делимова Любовь Александровна, Крамар Галина Петровна, Машовец Дмитрий Вадимович, Петров Анатолий Арсеньевич
Принадлежит: Государственное образовательное учреждение высшего профессионального образования "Санкт-Петербургский государственный электротехнический университет (СПбГЭТУ "ЛЭТИ" им. В.И. Ульянова (Ленина))

Сегнетоэлектрическое устройство с оптическим считыванием, содержащее осветитель, контроллер и последовательно соединенные узел поляризации, блок памяти и блок регистрации, причем блок памяти включает участки расположенной на подложке пленки на основе поляризованного сегнетоэлектрика - цирконата-титаната свинца с двухсторонним электродным покрытием, полупрозрачным с внешней стороны пленки, отличающееся тем, что осветитель установлен с возможностью освещения всей рабочей поверхности сегнетоэлектрической пленки блока памяти, пленка цирконата-титаната свинца блока памяти выполнена поликристаллической в матрице оксида свинца, управляющий выход контроллера соединен с управляющими входами осветителя и блока памяти, а выход данных контроллера связан с входом узла поляризации. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 71 023 (13) U1 (51) МПК G11C 11/22 (2006.01) H01G 7/06 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2007125372/22 , 04.07.2007 (24) Дата начала отсчета срока действия патента: 04.07.2007 (45) Опубликовано: 20.02.2008 7 1 0 2 3 (73) Патентообладатель(и): Государственное образовательное учреждение высшего профессионального образования "Санкт-Петербургский государственный электротехнический университет (СПбГЭТУ "ЛЭТИ" им. В.И. Ульянова (Ленина)) (RU) R U Адрес для переписки: 197341, Санкт-Петербург, б-р Серебристый, 34, кв.978, пат.пов. Б.И.Фейгельману, рег.N 260 (72) Автор(ы): Афанасьев Петр Валентинович (RU), Афанасьев Валентин Петрович (RU), Грехов Игорь Всеволодович (RU), Делимова Любовь Александровна (RU), Крамар Галина Петровна (RU), Машовец Дмитрий Вадимович (RU), Петров Анатолий Арсеньевич (RU) 7 1 0 2 3 R U Формула полезной модели Сегнетоэлектрическое устройство с оптическим считыванием, содержащее осветитель, контроллер и последовательно соединенные узел поляризации, блок памяти и блок регистрации, причем блок памяти включает участки расположенной на подложке ...

Подробнее
Номер записи: 13
20-12-2008 дата публикации

УСТРОЙСТВО ДЛЯ АКТИВНОГО ГАШЕНИЯ АКУСТИЧЕСКОГО ШУМА ВЕНТИЛЯЦИОННЫХ СИСТЕМ

Номер: RU0000079209U1
Автор: Гладилин Алексей Викторович, Догадов Альберт Алексеевич, Миронов Михаил Арсеньевич
Принадлежит: Гладилин Алексей Викторович, Догадов Альберт Алексеевич, Миронов Михаил Арсеньевич

Устройство для активного гашения акустического шума вентиляционных систем, содержащее формирователь управляющего напряжения, излучатель и приемник давления, расположенный перед излучателем, электрически соединенные цепью обратной связи, в которой последовательно установлены предварительный усилитель с электрически управляемым коэффициентом передачи, компенсатор и усилитель мощности, нагруженный на излучатель, выход формирователя управляющего напряжения соединен с управляющим входом предварительного усилителя, а его вход - с выходом приемника давления, отличающееся тем, что введен дополнительный приемник давления, выход которого соединен со вторым входом формирователя управляющего напряжения, дополнительный приемник давления установлен с возможностью перемещения и фиксации смещения относительно основного приемника. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 79 209 (13) U1 (51) МПК G11C 11/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2008134323/22 , 22.08.2008 (24) Дата начала отсчета срока действия патента: 22.08.2008 (45) Опубликовано: 20.12.2008 (73) Патентообладатель(и): Гладилин Алексей Викторович (RU), Догадов Альберт Алексеевич (RU), Миронов Михаил Арсеньевич (RU) U 1 7 9 2 0 9 R U Ñòðàíèöà: 1 U 1 Формула полезной модели Устройство для активного гашения акустического шума вентиляционных систем, содержащее формирователь управляющего напряжения, излучатель и приемник давления, расположенный перед излучателем, электрически соединенные цепью обратной связи, в которой последовательно установлены предварительный усилитель с электрически управляемым коэффициентом передачи, компенсатор и усилитель мощности, нагруженный на излучатель, выход формирователя управляющего напряжения соединен с управляющим входом предварительного усилителя, а его вход - с выходом приемника давления, отличающееся тем, что введен дополнительный приемник давления, выход которого соединен со вторым ...

Подробнее
Номер записи: 14
27-05-2013 дата публикации

СПИН-ВЕНТИЛЬНАЯ МАГНИТОРЕЗИСТИВНАЯ НАНОСТРУКТУРА

Номер: RU0000128764U1
Автор: Касаткин Сергей Иванович, Крикунов Алексей Ильич, Муравьев Андрей Михайлович
Принадлежит: Учреждение Российской академии наук Институт проблем управления им. В.А. Трапезникова РАН

Спин-вентильная магниторезистивная наноструктура, содержащая первый защитный слой, поверх которого последовательно расположены свободная магнитомягкая анизотропная пленка с осью легкого намагничивания, разделительный слой меди и второй защитный слой, отличающаяся тем, что между разделительным слоем меди и вторым защитным слоем расположена фиксированная магнитожесткая изотропная FeCo пленка с высоким полем перемагничивания не менее 70 Э. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 128 764 U1 (51) МПК G11C 11/15 (2006.01) B82Y 25/00 (2011.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2011127217/08, 04.07.2011 (24) Дата начала отсчета срока действия патента: 04.07.2011 (73) Патентообладатель(и): Учреждение Российской академии наук Институт проблем управления им. В.А. Трапезникова РАН (RU) (45) Опубликовано: 27.05.2013 Бюл. № 15 R U 1 2 8 7 6 4 Формула полезной модели Спин-вентильная магниторезистивная наноструктура, содержащая первый защитный слой, поверх которого последовательно расположены свободная магнитомягкая анизотропная пленка с осью легкого намагничивания, разделительный слой меди и второй защитный слой, отличающаяся тем, что между разделительным слоем меди и вторым защитным слоем расположена фиксированная магнитожесткая изотропная Fe50Co50 пленка с высоким полем перемагничивания не менее 70 Э. Стр.: 1 U 1 U 1 (54) СПИН-ВЕНТИЛЬНАЯ МАГНИТОРЕЗИСТИВНАЯ НАНОСТРУКТУРА 1 2 8 7 6 4 Адрес для переписки: 117997, Москва, ул. Профсоюзная, 65, ИПУ РАН, патентный отдел R U Приоритет(ы): (22) Дата подачи заявки: 04.07.2011 (72) Автор(ы): Касаткин Сергей Иванович (RU), Муравьев Андрей Михайлович (RU), Крикунов Алексей Ильич (RU) RU 5 10 15 20 25 30 35 40 45 128 764 U1 Предложение относится к области магнитных микро- и наноэлементов и может быть использовано в датчиках магнитного поля и тока, запоминающих и логических элементах, гальванических развязках на основе многослойных тонкопленочных наноструктур со спин- ...

Подробнее
Номер записи: 15
27-06-2013 дата публикации

МАТРИЦА ЭЛЕМЕНТОВ ОПЕРАТИВНОЙ ПАМЯТИ

Номер: RU0000129694U1
Автор: Игнатьев Сергей Михайлович, Красников Геннадий Яковлевич, Неклюдов Владимир Алексеевич
Принадлежит: Открытое акционерное общество "Научно-исследовательский институт молекулярной электроники"

Матрица элементов оперативной памяти, каждый из которых состоит из шести МДП-транзисторов с каналами одного типа проводимости, а именно, первого и второго ключевых МДП-транзисторов обогащенного типа, истоки которых подключены к шине истокового потенциала напряжения питания, первого и второго МДП-транзисторов выборки, работающих по принципу обогащения, истоки которых соответственно являются первым и вторым информационными входами/выходами элемента оперативной памяти, а затворы соединены и являются входом выборки элемента памяти, первого и второго нагрузочных МДП-транзисторов, стоки которых подключены к шине стокового потенциала напряжения питания, стоки первого ключевого МДП-транзистора и первого МДП-транзистора выборки, затвор и исток первого нагрузочного МДП-транзистора соединены с затвором второго ключевого МДП-транзистора, стоки второго ключевого МДП-транзистора и второго МДП-транзистора выборки, затвор и исток второго нагрузочного МДП-транзистора соединены с затвором первого ключевого МДП-транзистора, все МДП-транзисторы имеют общий карман, соединенный с шиной истокового потенциала напряжения питания, отличающаяся тем, что в элементах оперативной памяти в качестве нагрузочных содержатся МДП-транзисторы обогащенного типа, все МДП-транзисторы имеют каналы P-типа проводимости и общий N-карман, а шины истокового и стокового потенциалов соответственно являются шинами положительного и отрицательного полюсов напряжения питания. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 11/412 (13) 129 694 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2012150851/08, 28.11.2012 (24) Дата начала отсчета срока действия патента: 28.11.2012 (73) Патентообладатель(и): Открытое акционерное общество "Научноисследовательский институт молекулярной электроники" (RU) (45) Опубликовано: 27.06.2013 Бюл. № 18 1 2 9 6 9 4 R U Формула полезной модели Матрица элементов оперативной памяти, каждый из которых состоит из шести ...

Подробнее
Номер записи: 16
07-05-2018 дата публикации

Быстродействующее графеновое записывающее устройство магниторезистивной памяти

Номер: RU0000179295U1
Автор: Анна Алексеевна Рыбкина
Принадлежит: Федеральное государственное бюджетное образовательное учреждение высшего образования "Санкт-Петербургский государственный университет" (СПбГУ)

Полезная модель относится к области спинтроники и компьютерных технологий и предназначена для использования в оперативных запоминающих устройствах. Магниторезистивная оперативная память состоит из двух магнитных слоев (фиксированный и свободный магнитные слои), разделенных тонким диэлектрическим туннельным барьером, и основана на перспективной технологии, в которой для хранения информации используется не электрический заряд, а магнитное состояние вещества. Однако использование внешнего магнитного поля создает технические сложности при конструировании современных устройств памяти. Магниторезистивная оперативная память с переносом спина позволяет решить эти проблемы и создавать ячейки энергонезависимой оперативной памяти с улучшенными характеристиками и на нанометровом масштабе. Для этого, для изменения магнитного состояния свободного слоя в запоминающей ячейке памяти, применяется не внешнее магнитное поле, а перенос спинового момента (spin-transfer torque). И для переноса спинового момента в устройстве используется контакт FM (свободн. магн. слой)/Pt, а генерация спиновых токов осуществляется в контакте графен/Au/SiC. 4 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 179 295 U1 (51) МПК G11C 11/16 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (52) СПК G11C 11/161 (2006.01); G11C 2213/35 (2006.01) (21)(22) Заявка: 2017138329, 02.11.2017 (24) Дата начала отсчета срока действия патента: Дата регистрации: 07.05.2018 Приоритет(ы): (22) Дата подачи заявки: 02.11.2017 (56) Список документов, цитированных в отчете о поиске: US 2012/0098077 A1, 26.04.2012. US (45) Опубликовано: 07.05.2018 Бюл. № 13 1 7 9 2 9 5 R U 2016/0276008 A1, 22.09.2016. US 2015/0131371 A1, 14.05.2015. US 20170250625 A1, 31.08.2017. RU 2580378 C2, 10.04.2016. (54) БЫСТРОДЕЙСТВУЮЩЕЕ ГРАФЕНОВОЕ ЗАПИСЫВАЮЩЕЕ УСТРОЙСТВО МАГНИТОРЕЗИСТИВНОЙ ПАМЯТИ (57) Реферат: Полезная модель относится к области памяти. Магниторезистивная оперативная память спинтроники и ...

Подробнее
Номер записи: 17
06-09-2018 дата публикации

Считыватель криптографических меток

Номер: RU0000182969U1
Автор: Сергей Александрович Мосиенко
Принадлежит: Сергей Александрович Мосиенко

Полезная модель относится к области технологии криптографических меток (Cryptographic Labels Technology), а именно к устройствам для считывания и передачи идентификационных данных с криптографических меток NFC (Near Field Communication) технологии беспроводной высокочастотной связи малого радиуса действия, считывания QR-кода (Quick Response Code) QR-меток, которая может найти широкое применение при автоматической бесконтактной идентификации различных объектов, в том числе лекарственных препаратов, конфиденциальных документов, антикварных картин, кредитных карт, паспортно-визовых документов, технологии блокчейн (elockchain).Техническим результатом является расширение функциональных возможностей и повышение удобства эксплуатации устройства.Указанный технический результат достигается за счет того, что считыватель криптографических меток содержит блок передающий, электромагнит, состоящий из передающей катушки и приемной катушки, блок приемный, генератор импульсов, микроконтроллер, блок интерфейсный, смартфон. В частном случае, смартфон содержит дисплей с тачскрин (touchscreen), встроенную бесконтактную микросхему радиочастотного бесконтактного микропроцессора, видеокамеру. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 182 969 U1 (51) МПК H04M 11/00 (2006.01) G06K 7/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (52) СПК G06K 7/00 (2006.01); G01R 33/44 (2006.01) (21)(22) Заявка: 2018119847, 29.05.2018 (24) Дата начала отсчета срока действия патента: (73) Патентообладатель(и): Мосиенко Сергей Александрович (RU) Дата регистрации: 06.09.2018 (56) Список документов, цитированных в отчете о поиске: US 5986550 A, 16.11.1999. RU 72592 U1, 20.04.2008. RU 2381555 С2, 10.02.2010. US 2018/001184 A1, 04.01.2018. (45) Опубликовано: 06.09.2018 Бюл. № 25 1 8 2 9 6 9 (54) СЧИТЫВАТЕЛЬ КРИПТОГРАФИЧЕСКИХ МЕТОК (57) Реферат: Полезная модель относится к области Техническим результатом является технологии криптографических меток расширение ...

Подробнее
Номер записи: 18
30-10-2018 дата публикации

РАДИАЦИОННО-СТОЙКИЙ ЭЛЕМЕНТ ПАМЯТИ ДЛЯ СТАТИЧЕСКИХ ОПЕРАТИВНЫХ ЗАПОМИНАЮЩИХ УСТРОЙСТВ НА КОМПЛЕМЕНТАРНЫХ МЕТАЛЛ-ОКИСЕЛ-ПОЛУПРОВОДНИК ТРАНЗИСТОРАХ

Номер: RU0000184546U1
Автор: Герасимов Юрий Михайлович, Григорьев Николай Геннадьевич, Кобыляцкий Андрей Вадимович, Петричкович Ярослав Ярославович
Принадлежит: Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС")

Использование: для создания радиационно-стойкого элемента памяти. Сущность полезной модели заключается в том, что радиационно-стойкий элемент памяти для статических оперативных запоминающих устройств на комплементарных металл-окисел-полупроводник транзисторах содержит подложку p-типа и «карман» n-типа, активные области триггерных транзисторов n- и p-типов и управляющих транзисторов n-типов, дополнительно содержит контакты p+ и n+ к подложке и «карману», подключенные к шинам нулевого потенциала и питания соответственно и располагающиеся в каждом элементе матрицы памяти рядом с границей между подложкой и «карманом», между смежными элементами памяти одной строки и между внутренними узлами триггера элемента памяти, при этом длина и ширина канала n-канальных и p-канальных транзисторов триггера элемента памяти увеличены. Технический результат: обеспечение возможности повышения стойкости к внешним радиационным факторам. 4 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 184 546 U1 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ MG9K Прекращение действия патента на полезную модель (группу полезных моделей) в связи с выдачей патента на идентичный объект Ранее выданный патент на полезную модель: R U (11) Номер патента: 184546 Дата прекращения действия патента: 24.06.2019 Патент, выданный на идентичное изобретение (11) Номер патента: 2692307 Дата внесения записи в Государственный реестр: 24.06.2019 Дата публикации и номер бюллетеня: 24.06.2019 Бюл. №18 1 8 4 5 4 6 Дата публикации сведений о выдаче патента: 24.06.2019 R U 1 8 4 5 4 6 U 1 U 1 Стр.: 1

Подробнее
Номер записи: 19
09-10-2019 дата публикации

РАДИАЦИОННО СТОЙКОЕ СТАТИЧЕСКОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (ОЗУ) НА КОМПЛЕМЕНТАРНЫХ МЕТАЛЛ-ОКИСЕЛ-ПОЛУПРОВОДНИК ТРАНЗИСТОРАХ

Номер: RU0000192998U1
Автор: Герасимов Юрий Михайлович, Григорьев Николай Геннадьевич, Кобыляцкий Андрей Вадимович, Петричкович Ярослав Ярославович
Принадлежит: Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы"

Использование: для области микроэлектроники. Сущность полезной модели заключается в том, что радиационно стойкое статическое оперативное запоминающее устройство (ОЗУ) на комплементарных металл-окисел-полупроводник транзисторах содержит блоки адресных формирователей, блоки буферных формирователей данных, схему управления, схему разрешения выходов, также содержит два накопителя, два блока обнаружения и исправления ошибок, блок формирователей адресных и управляющих сигналов, который соединен с накопителями, которые соединены с блоками обнаружения и исправления ошибок, которые соединены с блоками буферных формирователей данных, выходы которых являются выходами устройства, причем выходы блоков адресных формирователей и схемы управления соединены с входами блока формирователей адресных и управляющих сигналов, выход которого соединен со входом схемы разрешения выходов, выходы которой соединены с входами блоков буферных формирователей данных, при этом каждый накопитель выполнен в виде матрицы ячеек памяти и содержит блоки, состоящие из базовых субблоков, которые содержат разрядные секции основных разрядов и разрядные секции контрольных разрядов, которые относятся к разным словам и конструктивно расположены таким образом, что разряды одного слова разнесены на расстояние, достаточное для исключения многократных сбоев в разрядах шины данных, относящихся к одному информационному слову. Технический результат: обеспечение возможности повышения устойчивости к одиночным сбоям при воздействии отдельных ядерных частиц (ОЯЧ). 3 з.п. ф-лы, 2 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 192 998 U1 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ MG9K Прекращение действия патента на полезную модель (группу полезных моделей) в связи с выдачей патента на идентичный объект Ранее выданный патент на полезную модель: R U (11) Номер патента: 192998 Дата прекращения действия патента: 02.07.2020 Патент, выданный на идентичное изобретение (11) Номер ...

Подробнее
Номер записи: 20
05-01-2012 дата публикации

System and method for data recovery in multi-level cell memories

Номер: US20120005558A1
Автор: Avi STEINER, Avigdor Segal, Erez Sabbag, Hanan Weingarten, Michael KATZ, Ofir Avraham Kanter
Принадлежит: Individual

A system and method are provided for data recovery in a multi-level cell memory device. One or more bits may be programmed sequentially in one or more respective levels of multi-level cells in the memory device. An interruption of programming a subsequent bit in a subsequent second or greater level of the multi-level cells may be detected. Data may be recovered from the multi-level cells defining the one or more bits programmed preceding the programming interruption of the second or greater level.

Подробнее
Номер записи: 21
12-01-2012 дата публикации

Bias Current Generator

Номер: US20120007660A1
Автор: Christopher Peter Hurrell, Derek Hummerston
Принадлежит: Analog Devices Inc

A bias current generator comprising at least one field effect transistor operating as a current source or sink, a capacitive store for storing a first control voltage, and a first switch for selectively connecting the capacitive store to a gate of the at least one field effect transistor.

Подробнее
Номер записи: 22
12-01-2012 дата публикации

Apparatus and method for determining dynamic voltage scaling mode, and apparatus and method for detecting pumping voltage using the same

Номер: US20120007661A1
Автор: Young Do Hur
Принадлежит: Hynix Semiconductor Inc

A mode determination apparatus in a semiconductor apparatus includes a first condition detection block configured to generate a first condition signal in response to a clock enable signal activated when the semiconductor apparatus enters a dynamic voltage scaling mode, a second condition detection block configured to generate a second condition signal in response to an external high voltage in the dynamic voltage scaling mode, the external high voltage having a voltage level in the dynamic voltage scaling mode different from a voltage level in a normal mode, and a signal processing block configured to generate a dynamic voltage scaling mode signal in response to the first condition signal and the second condition signal.

Подробнее
Номер записи: 23
12-01-2012 дата публикации

Method for writing in a mram-based memory device with reduced power consumption

Номер: US20120008380A1
Автор: Mourad El Baraji, Neal Berger
Принадлежит: CROCUS TECHNOLOGY SA

A method of writing in a memory device comprising a plurality of MRAM cells, each cell including a magnetic tunnel junction having a resistance that can be varied during a write operation when heated at a high threshold temperature; a plurality of word lines connecting cells along a row; and a plurality of bit lines connecting cells along a column; the method comprising supplying a bit line voltage to one of the bit lines and a word line voltage to one of the word lines for passing a heating current through the magnetic tunnel junction of a selected cell; said word line voltage is a word line overdrive voltage being higher than the core operating voltage of the cells such that the heating current has a magnitude that is high enough for heating the magnetic tunnel junction at the predetermined high threshold temperature. The memory device can be written with low power consumption.

Подробнее
Номер записи: 24
12-01-2012 дата публикации

Semiconductor memory device

Номер: US20120008433A1
Автор: Hyun-Su Yoon, Jong-Chern Lee, Seung-joon Ahn
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory device includes an open-loop-type delay locked loop (DLL) configured to generate a clock signal locked by reflecting a first delay amount which actually occurs in a data path and a second delay amount which is required for locking the clock signal, a latency control unit configured to shift an inputted command according to a latency code value corresponding to the first delay amount and latency information, and output the shifted command, and an additional delay line configured to delay the shifted command according to a delay code value corresponding to the second delay amount, and output the command of which operation timing is controlled.

Подробнее
Номер записи: 25
12-01-2012 дата публикации

Precharging circuit and semiconductor memory device including the same

Номер: US20120008446A1
Автор: Seung-Bong Kim
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory device includes a write driver for transmitting data loaded on a global line to a local line pair, a read driver for transmitting data loaded on the local line pair to the global line, a core region for storing data loaded on the local line pair or provide stored data to the local line pair, and a precharging circuit configured to precharge the local line pair by selectively using a first voltage and a second voltage in response to a precharge control signal and an operation mode signal, wherein the second voltage is lower than the first voltage.

Подробнее
Номер записи: 26
12-01-2012 дата публикации

Methods and systems for memristor-based neuron circuits

Номер: US20120011092A1
Автор: Jeffrey A. Levin, Subramaniam Venkatraman, Venkat Rangan, Yi Tang
Принадлежит: Qualcomm Inc

Certain embodiments of the present disclosure support techniques for designing neuron circuits based on memristors. Bulky capacitors as electrical current integrators can be eliminated and nanometer scale memristors can be utilized instead. Using the nanometer feature-sized memristors, the neuron hardware area can be substantially reduced.

Подробнее
Номер записи: 27
19-01-2012 дата публикации

Magnetic memory

Номер: US20120012955A1
Автор: Hiroyuki Yamamoto, Jun Hayakawa, Katsuya Miura, Kenchi Ito
Принадлежит: HITACHI LTD

Provided is a magnetic random access memory to which spin torque magnetization reversal is applied, the magnetic random access memory being thermal stable in a reading operation and also being capable of reducing a current in a wiring operation. A magnetoresistive effect element formed by sequentially stacking a fixed layer, a nonmagnetic barrier layer, and a recording layer is used as a memory element. The recording layer adopts a laminated ferrimagnetic structure. The magnetic memory satisfies the expression M s 2 (t/w)>|J ex |>(2k B TΔ)/S, in which k B is a Boltzmann constant, T is an operating temperature of the magnetic memory, S is an area parallel to a film surface of the magnetoresistive effect element, t and M s are respectively a film thickness and a saturated magnetization of the ferromagnetic layer having a smaller film thickness among two ferromagnetic layers which are constituent members of the laminated ferrimagnetic structure, w is a length of a short side of the recording layer, Δ is a thermal stability index of the magnetic memory, and J ex is exchange coupling energy acting between the two ferromagnetic layers of the recording layer.

Подробнее
Номер записи: 28
19-01-2012 дата публикации

Semiconductor device

Номер: US20120014157A1
Автор: Hiroki Inoue, Kiyoshi Kato, Shuhei Nagatsuka, Takanori Matsuzaki
Принадлежит: Semiconductor Energy Laboratory Co Ltd

A plurality of memory cells included in a memory cell array are divided into a plurality of blocks every plural rows. A common bit line is electrically connected to the divided bit lines through selection transistors in the blocks. One of the memory cells includes a first transistor, a second transistor, and a capacitor. The first transistor includes a first channel formation region. The second transistor includes a second channel formation region. The first channel formation region includes a semiconductor material different from the semiconductor material of the second channel formation region.

Подробнее
Номер записи: 29
19-01-2012 дата публикации

Schmitt trigger-based finfet sram cell

Номер: US20120014171A1
Автор: Chien-Yu Hsieh, Ching-Te Chuang, Ming-Long Fan, Pi-Ho Hu, Pin Su
Принадлежит: Individual

The present invention provides a Schmitt trigger-based FinFET static random access memory (SRAM) cell, which is an 8-FinFET structure. A FinFET has the functions of two independent gates. The new SRAM cell uses only 8 FinFET per cell, compared with the 10-FinFET structure in previous works. As a result, the cell structure of the present invention can save chip area and raise chip density. Furthermore, this new SRAM cell can effectively solve the conventional problem that the 6T SRAM cell is likely to have read errors at a low operating voltage.

Подробнее
Номер записи: 30
19-01-2012 дата публикации

Nonvolatile Semiconductor Memory

Номер: US20120014181A1
Автор: Masaaki Mihara, Moriyoshi Nakashima, Natsuo Ajika, Shoji Shukuri
Принадлежит: Genusion Inc

A hot electron (BBHE) is generated close to a drain by tunneling between bands, and it data writing is performed by injecting the hot electron into a charge storage layer. When Vg is a gate voltage, Vsub is a cell well voltage, Vs is a source voltage and Vd is a drain voltage, a relation of Vg>Vsub>Vs>Vd is satisfied, Vg−Vd is a value of a potential difference required for generating a tunnel current between the bands or higher, and Vsub−Vd is substantially equivalent to a barrier potential of the tunnel insulating film or higher.

Подробнее
Номер записи: 31
19-01-2012 дата публикации

Semiconductor memory device and test method thereof

Номер: US20120014189A1
Автор: Chan-sub Jun, Hyong-yong Lee
Принадлежит: Individual

Example embodiments disclose a semiconductor memory device and a test method thereof. The semiconductor memory device includes a memory cell array that provides first and second data groups at a first data rate and an output circuit, in a normal mode of operation, serially outputs the first and second data groups at a first data rate on an external terminal. In a test mode of operation, the output circuit outputs the first data group or the second data group at a second data rate on the external terminal in response to control signals, without switching the test mode. The second data rate may be lower than the first data rate.

Подробнее
Номер записи: 32
26-01-2012 дата публикации

Non-Volatile Memory Element And Memory Device Including The Same

Номер: US20120018695A1
Автор: Chang-Bum Lee, Chang-Jung Kim, Dong-Soo Lee, Ji-hyun Hur, Man Chang, Myoung-Jae Lee, Seung-Ryul Lee, Young-Bae Kim
Принадлежит: SAMSUNG ELECTRONICS CO LTD

Example embodiments, relate to a non-volatile memory element and a memory device including the same. The non-volatile memory element may include a memory layer having a multi-layered structure between two electrodes. The memory layer may include first and second material layers and may show a resistance change characteristic due to movement of ionic species therebetween. The first material layer may be an oxygen-supplying layer. The second material layer may be an oxide layer having a multi-trap level.

Подробнее
Номер записи: 33
26-01-2012 дата публикации

Non-volatile semiconductor memory device with intrinsic charge trapping layer

Номер: US20120018794A1
Автор: Ching-Sung Yang, Hau-yan Lu, Shih-Chen Wang
Принадлежит: eMemory Technology Inc

A non-volatile semiconductor memory device includes a substrate, a first gate formed on a first region of a surface of the substrate, a second gate formed on a second region of the surface of the substrate, a charge storage layer filled between the first gate and the second gate, a first diffusion region formed on a first side of the charge storage layer, and a second diffusion region formed opposite the charge storage layer from the first diffusion region. The first region and the second region are separated by a distance sufficient for forming a self-aligning charge storage layer therebetween.

Подробнее
Номер записи: 34
26-01-2012 дата публикации

Dynamic impedance control for input/output buffers

Номер: US20120019282A1
Автор: Bruce Millar
Принадлежит: Mosaid Technologies Inc

A system and method of performing off chip drive (OCD) and on-die termination (ODT) are provided. A common pull-up network composed of transistors and a common pull-down network composed of transistors are employed to implement both of these functions. In drive mode, the pull-up network is configured to produce a calibrated drive impedance when an “on” output is to be generated, and the pull-up network is configured to produce a calibrated drive impedance when an “off” output is to be generated. In termination mode, the pull-up network and the pull-down network are configured to produce a calibrated pull-up resistance and pull-down resistance respectively such that together, they form a split termination.

Подробнее
Номер записи: 35
26-01-2012 дата публикации

Memory system with delay locked loop (dll) bypass control

Номер: US20120020171A1
Автор: Kevin C. Gower, Kyu-Hyoun Kim, Lisa C. Gower, Warren E. Maule
Принадлежит: International Business Machines Corp

A memory system with delay locked loop (DLL) bypass control including a method for accessing memory that includes receiving a memory read command at a memory device. The memory device is configured to operate in a DLL off-mode to bypass a DLL clock as input to generating a read clock. A DLL power-on command is received at the memory device and in response to receiving the DLL power-on command a DLL initialization process is performed at the memory device. The memory read command is serviced at the memory device operating in the DLL off-mode, the servicing overlapping in time with performing the DLL initialization process. The memory device is configured to operate in a DLL on-mode to utilize the DLL clock as input to generating the read clock in response to a specified period of time elapsing. The specified period of time is relative to receiving the DLL power-on command.

Подробнее
Номер записи: 36
26-01-2012 дата публикации

Method and apparatus for word line decoder layout

Номер: US20120020179A1
Автор: Cheng Hung Lee, Chung-Ji Lu, Hong-Chen Cheng, Jung-Hsuan Chen, Li-Chun Tien, You-Cheng Xiao
Принадлежит: Taiwan Semiconductor Manufacturing Co TSMC Ltd

A word line decoder comprises a plurality of driver circuits, a plurality of word lines provided at respective outputs of the driver circuits, and a plurality of primary input lines coupled to the driver circuits and oriented in a first direction. The word line decoder also comprises a plurality of secondary input lines coupled to the driver circuits and oriented in the first direction. The word line decoder also comprises a local decode line coupled to each of the primary input lines. The word line decoder also comprises a decode line coupled to the local decode line and oriented in the first direction. A cluster decode line is coupled to the decode line. The word line decoder is configured to select at least one of the word lines based on signals provided by the cluster decode line and the secondary input lines.

Подробнее
Номер записи: 37
02-02-2012 дата публикации

Memory resistor having plural different active materials

Номер: US20120026776A1
Автор: Jianhua Yang, Minxian Max Zhang, R. Stanley Williams
Принадлежит: Hewlett Packard Development Co LP

Methods and means related to memory resistors are provided. A memristor includes at least two different active materials disposed between a pair of electrodes. The active materials are selected to exhibit respective and opposite changes in electrical resistance in response to changes in oxygen ion content. The active materials are subject to oxygen ion reconfiguration under the influence of an applied electric field. An electrical resistance of the memristor is thus adjustable by way of applied programming voltages and is non-volatile between programming events.

Подробнее
Номер записи: 38
02-02-2012 дата публикации

Managed hybrid memory with adaptive power supply

Номер: US20120026802A1
Автор: Emanuele Confalonieri
Принадлежит: Individual

Subject matter disclosed herein relates to a memory device, and more particularly to a managed hybrid memory that includes a power supply.

Подробнее
Номер записи: 39
02-02-2012 дата публикации

Integrated circuits for providing clock periods and operating methods thereof

Номер: US20120026820A1
Автор: Chan-Hong Chern, Chiang Pu, Ming-Chieh Huang
Принадлежит: Taiwan Semiconductor Manufacturing Co TSMC Ltd

An integrated circuit includes a capacitor. A switch is electrically coupled with the capacitor in a parallel fashion. A comparator includes a first input node, a second input node, and an output node. The second input node is electrically coupled with a first plate of the capacitor. The output node is electrically coupled with the switch. A transistor is electrically coupled with a second plate of the capacitor. A circuit is electrically coupled with a gate of the transistor. The circuit is configured to provide a bias voltage to the gate of the transistor so as to control a current that is supplied to charge the capacitor.

Подробнее
Номер записи: 40
09-02-2012 дата публикации

Semiconductor device and method for driving semiconductor device

Номер: US20120033486A1
Автор: Hiroki Inoue, Kiyoshi Kato, Shuhei Nagatsuka, Takanori Matsuzaki
Принадлежит: Semiconductor Energy Laboratory Co Ltd

It is an object to provide a semiconductor device with a novel structure in which stored data can be held even when power is not supplied, and does not have a limitation on the number of writing operations. A semiconductor device includes a plurality of memory cells each including a transistor including a first semiconductor material, a transistor including a second semiconductor material that is different from the first semiconductor material, and a capacitor, and a potential switching circuit having a function of supplying a power supply potential to a source line in a writing period. Thus, power consumption of the semiconductor device can be sufficiently suppressed.

Подробнее
Номер записи: 41
09-02-2012 дата публикации

Data writing method and data storage device

Номер: US20120033492A1
Автор: Chun-Yi Chen
Принадлежит: Silicon Motion Inc

The invention provides a data writing method. In one embodiment, a data storage device comprises a flash memory. First, the flash memory is directed to read a plurality of programming voltage values for data programming. The programming voltage values are then adjusted to obtain a plurality of adjusted programming voltage values according to difference bits between a plurality of stored data patterns corresponding to the programming voltage values. The adjusted programming voltage values are then sent to the flash memory. The flash memory is then directed to perform data programming according to the adjusted programming voltage values, wherein the data programmed according to the adjusted programming voltage values has a lower error bit rate than that of the data programmed according to the programming voltage values.

Подробнее
Номер записи: 42
09-02-2012 дата публикации

Semiconductor storage device with volatile and nonvolatile memories

Номер: US20120033496A1
Автор: Hidenori Matsuzaki, Hirokuni Yano, Kazuya Kitsunai, Shigehiro Asano, Shinichi Kanno, Toshikatsu Hida
Принадлежит: Individual

A semiconductor storage device includes a first memory area configured in a volatile semiconductor memory, second and third memory areas configured in a nonvolatile semiconductor memory, and a controller which executes following processing. The controller executes a first processing for storing a plurality of data by the first unit in the first memory area, a second processing for storing data outputted from the first memory area by a first management unit in the second memory area, and a third processing for storing data outputted from the first memory area by a second management unit in the third memory area.

Подробнее
Номер записи: 43
09-02-2012 дата публикации

Semiconductor device and method for driving semiconductor device

Номер: US20120033505A1
Автор: Kiyoshi Kato, Yusuke Sekine
Принадлежит: Semiconductor Energy Laboratory Co Ltd

A semiconductor device with a novel structure is provided, in which the operation voltage is reduced or the storage capacity is increased by reducing variation in the threshold voltages of memory cells after writing. The semiconductor device includes a plurality of memory cells each including a transistor including an oxide semiconductor and a transistor including a material other than an oxide semiconductor, a driver circuit that drives the plurality of memory cells, and a potential generating circuit that generates a plurality of potentials supplied to the driver circuit. The driver circuit includes a data buffer, a writing circuit that writes one potential of the plurality of potentials into each of the plurality of memory cells as data, a reading circuit that reads the data written into the memory cells, and a verifying circuit that verifies whether the read data agrees with data held in the data buffer or not.

Подробнее
Номер записи: 44
09-02-2012 дата публикации

Level shifter for use with memory arrays

Номер: US20120033508A1
Автор: Chad A. Adams, Elizabeth L. Gerhard, Jeffrey M. Scherer, Sharon H. Cesky
Принадлежит: International Business Machines Corp

In a first aspect, a level shifter circuit for use in a memory array is provided that includes (1) a first voltage domain powered by a first voltage; (2) a second voltage domain powered by a second voltage; (3) level shifter circuitry that converts an input signal from the first voltage domain to the second voltage domain; and (4) isolation circuitry that selectively isolates the first voltage domain from the second voltage domain so as to selectively prevent current flow between the first voltage domain and the second voltage domain. Numerous other aspects are provided.

Подробнее
Номер записи: 45
09-02-2012 дата публикации

Apparatus and methods for optically-coupled memory systems

Номер: US20120036303A1
Автор: Kevin J. Ryan, Terry R. Lee
Принадлежит: Round Rock Research LLC

Optically-coupled memory systems are disclosed. In one embodiment, a system memory includes a carrier substrate, and a controller attached to the carrier substrate and operable to transmit and receive optical signals, and first and second memory modules. The module substrate of the first memory module has an aperture formed therein, the aperture being operable to provide an optical path for optical signals between the controller and an optical transmitter/receiver unit of the second memory module.

Подробнее
Номер записи: 46
16-02-2012 дата публикации

Semiconductor memory device

Номер: US20120039110A1
Автор: Hiroshi Maejima, Koji Hosono
Принадлежит: Toshiba Corp

A memory-cell array that includes a first line, a second line intersecting the first line, and a memory cell including a variable resistive element provided in the intersection of the first and the second lines; a data-write unit configured to apply a voltage pulse to the memory cell through the first and the second lines, the voltage pulse to set and/or reset data; and a detector unit configured to compare a cell current that flows through the memory cell by the voltage pulse at the time of setting and/or resetting the data with a reference current generated from the initial value of the cell current, and to control the data-write unit in accordance with a result of comparison.

Подробнее
Номер записи: 47
16-02-2012 дата публикации

Method for driving semiconductor memory device

Номер: US20120039126A1
Автор: Toshihiko Saito
Принадлежит: Semiconductor Energy Laboratory Co Ltd

A method for driving a semiconductor memory device including a transistor with low leakage current between a source and a drain in an off state and capable of storing data for a long time is provided. In a matrix including a plurality of memory cells in each of which a drain of a write transistor, a gate of an element transistor, and one electrode of a capacitor are connected, a gate of the write transistor is connected to a write word line, and the other electrode of the capacitor is connected to a read word line. The amount of charge stored in the capacitor is checked by changing the potential of the read word line, and if the amount of charge has decreased beyond a predetermined amount, the memory cell is refreshed.

Подробнее
Номер записи: 48
23-02-2012 дата публикации

Methods of forming memory cells, memory cells, and semiconductor devices

Номер: US20120043611A1
Автор: Chandra V. Mouli, Gurtej S. Sandhu
Принадлежит: Micron Technology Inc

A memory device and method of making the memory device. Memory device may include a storage transistor at a surface of a substrate. The storage transistor comprises a body portion between first and second source/drain regions, wherein the source/drain regions are regions of a first conductivity type. The storage transistor also comprises a gate structure that wraps at least partially around the body portion in at least two spatial planes. A bit line is connected to the first source/drain region and a word line is connected to the gate structure.

Подробнее
Номер записи: 49
23-02-2012 дата публикации

Memory devices using a plurality of diodes as program selectors for memory cells

Номер: US20120044736A1
Автор: Shine C. Chung
Принадлежит: Chung Shine C

At least one junction diode fabricated in standard CMOS logic processes can be used as program selectors for the memory cells that can be programmed based on the directions of current flow. These memory cells are MRAM, RRAM, CBRAM, or other memory cells that have a resistive element coupled to the P terminal of the first diode and to the N terminal of a second diode. The diodes can be constructed by P+ and N+ active regions on an N well as the P and N terminals of the diodes. By applying a high voltage to a resistive element and switching the N terminal of the first diode to a low voltage while disabling the second diode, a current flows through the memory cell can change the resistance into one state. Similarly, by applying a low voltage to a resistive element and switching the P terminal of the second diode to a high voltage while disabling the first diode, a current flows through the memory cell can change the resistance into another state. The P+ active region of the diode can be isolated from the N+ active region in an N well by using dummy MOS gate, SBL, or STI isolations.

Подробнее
Номер записи: 50
23-02-2012 дата публикации

One-time programmable memories using polysilicon diodes as program selectors

Номер: US20120044738A1
Автор: Shine C. Chung
Принадлежит: Chung Shine C

Polysilicon diodes fabricated in standard CMOS logic processes can be used as program selectors for One-Time Programmable (OTP) devices, using electrical fuse, contact/via fuse, contact/via anti-fuse, or gate-oxide breakdown anti-fuse etc. as OTP element The diode can be constructed by P+/N+ implants on a polysilicon as a program selector. The OTP device has an OTP element coupled to a polysilicon diode. The OTP devices can be used to construct a two-dimensional OTP memory with the N-terminals of the diodes in a row connected as a wordline and the OTP elements in a column connected as a bitline. By applying a high voltage between a selected bitline and a selected wordline to turn on a diode in a selected cell for suitable duration of time, a current flows through an OTP element may change the resistance state. The cell data in the OTP memory can also be read by turning on a selected wordline and to couple a selected bitline to a sense amplifier. The wordlines may have high-resistivity local wordlines coupled to low-resistivity global wordlines through conductive contact(s) or via(s).

Подробнее
Номер записи: 51
23-02-2012 дата публикации

Reversible resistive memory using diodes formed in cmos processes as program selectors

Номер: US20120044747A1
Автор: Shine C. Chung
Принадлежит: Chung Shine C

Junction diodes fabricated in standard CMOS logic processes can be used as program selectors for reversible resistive memory cells that can be programmed based on magnitude, duration, voltage-limit, or current-limit of a supply voltage or current. These cells are PCM, RRAM, CBRAM, or other memory cells that have a reversible resistive element coupled to a diode. The diode can be constructed by P+ and N+ active regions on an N well as the P and N terminals of the diode. The memory cells can be used to construct a two-dimensional memory array with the N terminals of the diodes in a row connected as a wordline and the reversible resistive elements in a column connected as a bitline. By applying a voltage or a current to a selected bitline and to a selected wordline to turn on the diode, a selected cell can be programmed into different states reversibly based on magnitude, duration, voltage-limit, or current-limit. The data in the reversible resistive memory can also be read by turning on a selected wordline to couple a selected bitline to a sense amplifier. The wordlines may have high-resistivity local wordlines coupled to low-resistive global wordlines through conductive contact(s) or via(s).

Подробнее
Номер записи: 52
23-02-2012 дата публикации

Programmably reversible resistive device cells using cmos logic processes

Номер: US20120044753A1
Автор: Shine C. Chung
Принадлежит: Chung Shine C

Junction diodes fabricated in standard CMOS logic processes can be used as program selectors for reversible resistive devices, such as PCM, RRAM, CBRAM, or other memory cells. The reversible resistive devices have a reversible resistive element coupled to a diode. The diode can be constructed by P+ and N+ active regions on an N well as the P and N terminals of the diode. By applying a voltage or a current between a reversible resistive element and the N terminal of a diode, the reversible resistive device can be programmed into different states based on magnitude, duration, voltage-limit, or current-limit in a reversible manner. The P+ active region of the diode can be isolated from the N+ active region in the N well by using dummy MOS gate, SBL, or STI/LOCOS isolations.

Подробнее
Номер записи: 53
23-02-2012 дата публикации

NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS flash memory array

Номер: US20120044770A1
Автор: Fu-Chang Hsu, Hsing-Ya Tsao, Peter Wung Lee
Принадлежит: Individual

A NOR flash nonvolatile memory or reconfigurable logic device has an array of NOR flash nonvolatile memory circuits that includes charge retaining transistors serially connected in a NAND string such that at least one of the charge retaining transistors functions as a select gate transistor to prevent leakage current through the charge retaining transistors when the charge retaining transistors is not selected for reading. The topmost charge retaining transistor's drain is connected to a bit line parallel to the charge retaining transistors and the bottommost charge retaining transistor's source is connected to a source line and is parallel to the bit line. The charge retaining transistors are programmed and erased with a Fowler-Nordheim tunneling process.

Подробнее
Номер записи: 54
01-03-2012 дата публикации

Driving method of semiconductor device

Номер: US20120051116A1
Автор: Hiroki Inoue, Kiyoshi Kato, Shuhei Nagatsuka, Takanori Matsuzaki
Принадлежит: Semiconductor Energy Laboratory Co Ltd

A semiconductor device with a novel structure and a driving method thereof are provided. A semiconductor device includes a non-volatile memory cell including a writing transistor including an oxide semiconductor, a reading p-channel transistor including a semiconductor material different from that of the writing transistor, and a capacitor. Data is written to the memory cell by turning on the writing transistor so that a potential is supplied to a node where a source electrode of the writing transistor, one electrode of the capacitor, and a gate electrode of the reading transistor are electrically connected, and then turning off the writing transistor so that a predetermined amount of electric charge is held in the node. In a holding period, the memory cell is brought into a selected state and a source electrode and a drain electrode of the reading transistor are set to the same potential, whereby the electric charge stored in the node is held.

Подробнее
Номер записи: 55
01-03-2012 дата публикации

Synchronous semiconductor memory device

Номер: US20120051159A1
Автор: Kang-Youl Lee
Принадлежит: Hynix Semiconductor Inc

A synchronous semiconductor memory device includes a data alignment reference pulse generation unit configured to generate a data alignment reference pulse in response to a data strobe signal, a data alignment suspension signal generation unit configured to generate a data alignment suspension signal in response to the data alignment reference pulse, a data strobe termination signal, and a write pulse, and a data alignment unit configured to align input data in response to the data alignment reference pulse and stop aligning the input data in response to the data alignment suspension signal.

Подробнее
Номер записи: 56
08-03-2012 дата публикации

Memory element and memory device

Номер: US20120056284A1
Автор: Hiroyuki Ohmori, Hiroyuki Uchida, Kazuhiro Bessho, Kazutaka Yamane, Masanori Hosomi, Yutaka Higo
Принадлежит: Sony Corp

There is disclosed a memory element which includes a layered structure. The layered structure includes a memory layer that has a magnetization perpendicular to a film face; a magnetization-fixed layer having magnetization perpendicular to the film face; an insulating layer provided between the memory layer and the magnetization-fixed layer; and a cap layer provided at a face side, which is opposite to the insulating layer-side face, of the memory layer, in which an electron that is spin-polarized is injected in a lamination direction of the layered structure, and thereby the magnetization direction of the memory layer varies and a recording of information is performed, a magnitude of an effective diamagnetic field which the memory layer receives is smaller than a saturated magnetization amount of the memory layer, and at least a face, which comes into contact with the memory layer, of the cap layer is formed of a Ta film.

Подробнее
Номер записи: 57
08-03-2012 дата публикации

Semiconductor integrated circuit

Номер: US20120057395A1
Автор: Ki Myung Kyung, Myoung Jin LEE
Принадлежит: Hynix Semiconductor Inc

A semiconductor integrated circuit includes a cell block including a plurality of cell mats having a plurality of word lines and a plurality of bit lines perpendicular to the plurality of word lines, a cell plate electrode formed over a whole area of the cell block, and a plate power mesh line including a first plate power mesh line electrically connected to the cell plate electrode while extending in a direction parallel to the word lines, and a second plate power mesh line extending in a direction parallel to the bit lines. The first plate power mesh line includes at least one cutting part.

Подробнее
Номер записи: 58
08-03-2012 дата публикации

Semiconductor memory apparatus and method for controlling programming current pulse

Номер: US20120057417A1
Автор: Yong Bok An
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory apparatus includes a write control code generation unit configured to generate a write control code which is updated at each pulsing timing of an external test pulse signal applied through a pad; and a data write unit configured to output a programming current pulse which has a magnitude corresponding to the code value of the write control code.

Подробнее
Номер записи: 59
08-03-2012 дата публикации

Devices and system providing reduced quantity of interconnections

Номер: US20120057421A1
Автор: Robert M. Walker
Принадлежит: Micron Technology Inc

Methods, devices and systems for reducing the quantity of external interconnections of a memory device are disclosed. Implementation of one such method, device and system includes inputting over an address bus a first portion of an address of a next row of memory cells to be activated. The first portion of the address of the next row of memory cells to be activated is embedded in a command related to the previously activated row of memory cells. The next row of memory cells is subsequently activated according to a concurrently received second portion of the address of the next row of memory cells also received over the address bus. The portioning of the address signals can reduce the width of the address bus and, therefore, the number of required respective external interconnections.

Подробнее
Номер записи: 60
15-03-2012 дата публикации

Storage element and memory device

Номер: US20120061780A1
Автор: Hiroyuki Ohmori, Hiroyuki Uchida, Kazuhiro Bessho, Kazutaka Yamane, Masanori Hosomi, Yutaka Higo
Принадлежит: Sony Corp

Disclosed herein is a storage element, including: a storage layer which has magnetization vertical to a film surface and in which a direction of the magnetization is changed in correspondence to information; a magnetization fixing layer which has magnetization vertical to a film surface becoming a reference of the information stored in the storage layer, which is composed of plural magnetic layers, and which has a multilayered ferri-pin structure into which the plural magnetic layers are laminated one upon another through a non-magnetic layer(s); and an insulating layer made of a non-magnetic material and provided between the storage layer and the magnetization fixing layer.

Подробнее
Номер записи: 61
15-03-2012 дата публикации

Multi-level resistance change memory

Номер: US20120063193A1
Автор: Reika Ichihara
Принадлежит: Individual

According to one embodiment, a multi-level resistance change memory includes a memory cell includes first and second resistance change films connected in series, and a capacitor connected in parallel to the first resistance change film, a voltage pulse generating circuit generating a first voltage pulse with a first pulse width to divide a voltage of the first voltage pulse into the first and second resistance change films based on a resistance ratio thereof, and generating a second voltage pulse with a second pulse width shorter than the first pulse width to apply a voltage of the second voltage pulse to the second resistance change film by a transient response of the capacitor, and a control circuit which is stored multi-level data to the memory cell by using the first and second voltage pulses in a writing.

Подробнее
Номер записи: 62
15-03-2012 дата публикации

Semiconductor memory device having stacked structure including resistor-switched based logic circuit and method of manufacturing the same

Номер: US20120063194A1
Автор: Chul-woo Park, Hak-soo Yu, Hong-Sun Hwang, In-Gyu Baek
Принадлежит: SAMSUNG ELECTRONICS CO LTD

Semiconductor memory device having a stacking structure including resistor switch based logic circuits. The semiconductor memory device includes a first conductive line that includes a first line portion and a second line portion, wherein the first line portion and the second line portion are electrically separated from each other by an intermediate region disposed between the first and second line portions, a first variable resistance material film that is connected to the first line portion and stores data, and a second variable resistance material film that controls an electrical connection between the first line portion and the second line portion.

Подробнее
Номер записи: 63
15-03-2012 дата публикации

3t dram cell with added capacitance on storage node

Номер: US20120063202A1
Автор: James (Hsu-Hsuan) Lan, Makarand R. Kulkrni, Theodore W. Houston
Принадлежит: Texas Instruments Inc

A 3T DRAM cell includes a first transistor having a first control element connected as a storage node and a second transistor connected between the first transistor and a read bit line having a second control element connected to a read word line. The 3T DRAM cell also includes a third transistor connected between the storage node and a write bit line having a third control element connected to a write word line. Additionally, the DRAM cell includes a supplemental capacitance connected to the storage node and configured to extend a refresh interval of the 3T DRAM cell. A method of operating an integrated circuit having a 3T DRAM cell includes providing a memory state on a storage node of the 3T DRAM cell and extending a refresh interval of the memory state with a supplemental capacitance added to the storage node.

Подробнее
Номер записи: 64
15-03-2012 дата публикации

Semiconductor memory device

Номер: US20120063206A1
Автор: Kazuma Furutani, Yutaka Shionoiri
Принадлежит: Semiconductor Energy Laboratory Co Ltd

An object is to provide a semiconductor memory device capable of copying memory data without using an external circuit. The semiconductor memory device includes a bit line to which first terminals of a plurality of memory cells are connected in common; a pre-charge circuit which is connected to the bit line and pre-charges the bit line with a specific potential in data reading; a data holding circuit comprising a capacitor which temporarily holds data read out from the memory cell or data which is written to the memory cell; and an inverted data output circuit which outputs inverted data of data held in the data holding circuit to the bit line. The inverted data output circuit includes a means for controlling output of inverted data of data held in the data holding circuit.

Подробнее
Номер записи: 65
15-03-2012 дата публикации

Magnetic vortex storage device

Номер: US20120063219A1
Автор: Benjamin Pigeau, Grégoire De Loubens, Olivier Klein
Принадлежит: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA

A magnetic storage device includes a network of planar magnetic cells in a vortex state, each cell's vortex core having a magnetization with either a first and second equilibrium position in opposite direction and perpendicular to the cellular plane, each of the two positions representing binary information. The device includes means for writing binary information stored in the cells, including means for selectively applying, in the vicinity of each cell, a first bias static magnetic field roughly perpendicular to the cellular plane and a linearly polarized radio frequency magnetic field roughly parallel to the device. The described device also includes means for reading preferably resonantly the polarity using a selective transport measurement between two intersecting electrodes by guiding the current lines through the region around the vortex core by means of a point contact.

Подробнее
Номер записи: 66
15-03-2012 дата публикации

Memory element and memory device

Номер: US20120063221A1
Автор: Hiroyuki Ohmori, Hiroyuki Uchida, Kazuhiro Bessho, Kazutaka Yamane, Masanori Hosomi, Yutaka Higo
Принадлежит: Sony Corp

There is disclosed a memory element including a layered structure including a memory layer that has a magnetization perpendicular to a film face; a magnetization-fixed layer; and an insulating layer provided between the memory layer. An electron that is spin-polarized is injected in a lamination direction of a layered structure, a magnitude of an effective diamagnetic field which the memory layer receives is smaller than a saturated magnetization amount of the memory layer, in regard to the insulating layer that comes into contact with the memory layer, and the other side layer with which the memory layer comes into contact at a side opposite to the insulating layer, at least an interface that comes into contact with the memory layer is formed of an oxide film, and the memory layer includes at least one of non-magnetic metal and oxide in addition to a Co—Fe—B magnetic layer.

Подробнее
Номер записи: 67
15-03-2012 дата публикации

Memory element and memory device

Номер: US20120063222A1
Автор: Hiroyuki Ohmori, Hiroyuki Uchida, Kazuhiro Bessho, Kazutaka Yamane, Masanori Hosomi, Yutaka Higo
Принадлежит: Sony Corp

There is disclosed a memory element including a memory layer that has a magnetization perpendicular to a film face and a magnetization direction thereof varies corresponding to information; a magnetization-fixed layer that has a magnetization that is perpendicular to the film face; and an insulating layer that is provided between the memory layer and the magnetization-fixed layer, wherein an electron that is spin-polarized is injected in a lamination direction of a layered structure, and thereby the magnetization direction of the memory layer varies and a recording of information is performed with respect to the memory layer, a magnitude of an effective diamagnetic field which the memory layer receives is smaller than a saturated magnetization amount of the memory layer, and a Ta film is formed in such a manner that comes into contact with a face, which is opposite to the insulating layer side, of the magnetization-fixed layer.

Подробнее
Номер записи: 68
15-03-2012 дата публикации

System and method for adjusting read voltage thresholds in memories

Номер: US20120063227A1
Автор: Erez Sabbag, Hanan Weingarten, Michael KATZ
Принадлежит: Individual

A system and method for adjusting read threshold voltage values, for example, in a read circuit internal to a memory device. The quality of an associated read result may be estimated for each read threshold voltage value used to read memory cells. Only read results estimated to have sufficient quality may be allowed to pass to storage. The read threshold voltage value may be adjusted for subsequent read operations, for example, if the associated read result is estimated to have insufficient quality. The read threshold voltage value may be iteratively adjusted, for example, until a read result is estimated to have sufficient quality.

Подробнее
Номер записи: 69
15-03-2012 дата публикации

Nonvolatile memory device and method of operating the same

Номер: US20120063237A1
Автор: Andrea Ghilardelli
Принадлежит: Hynix Semiconductor Inc

A nonvolatile memory device includes a memory block including a plurality of memory cells grouped by word lines, an operation circuit group configured to perform a program operation or a read operation for the memory cells, and a control circuit configured to control the operation circuit group to set each of threshold voltages of a group of the memory cells, coupled to a word line selected from the word lines, to one of an erase level and five program levels in response to input data.

Подробнее
Номер записи: 70
15-03-2012 дата публикации

Digital frequency locked delay line

Номер: US20120063551A1
Автор: Curt Schnarr
Принадлежит: Individual

A device includes a signal generator having a delay locked circuit for providing a number of output signals based on an input signal. The output signals have a fixed signal relationship with each other and with the input signal. The signal generator also includes a selector for selecting an enable signal from a range of signals formed by the output signals. The device further includes a transceiver circuit in which the transceiver circuit uses the enable signal for data processing.

Подробнее
Номер записи: 71
15-03-2012 дата публикации

Apparatus and method for read preamble disable

Номер: US20120066433A1
Автор: Clifford Alan Zitlaw, Feng Liu, Wendy P. Lee-kadlec
Принадлежит: SPANSION LLC

A memory device is provided. The memory device includes a preamble disable memory and a memory controller. The preamble disable memory is arranged to store preamble disable data. The preamble disable data includes an indication as to whether a read preamble should be enabled or disabled. In response to a read command, if the preamble disable data includes an indication that the read preamble should be enabled, the memory controller provides the read preamble. Alternatively, in response to the read command, if the preamble disable data includes an indication that the read preamble should be disabled, the memory controller disables the read preamble.

Подробнее
Номер записи: 72
15-03-2012 дата публикации

Apparatus and method for programmable read preamble

Номер: US20120066464A1
Автор: Anthony Le, Clifford Alan Zitlaw
Принадлежит: SPANSION LLC

A memory device is provided. The memory device includes a preamble memory and a memory controller. The preamble memory is arranged to store a read preamble such that the read preamble includes a training pattern that is suitable for aligning a capture point for read data. Further, the training pattern is programmable such that the training pattern can be altered at least once subsequent to manufacture of the preamble memory. In response to a read command, the memory controller provides the read preamble stored in the preamble memory, as well as the read data.

Подробнее
Номер записи: 73
22-03-2012 дата публикации

Non-uniform switching based non-volatile magnetic based memory

Номер: US20120068236A1
Автор: Mahmud Assar, Parviz Keshtbod, Petro Estakhri, Rajiv Yadav Ranjan
Принадлежит: Avalanche Technology Inc

A non-uniform switching based non-volatile magnetic memory element includes a fixed layer, a barrier layer formed on top of the fixed layer, a first free layer formed on top of the barrier layer, a non-uniform switching layer (NSL) formed on top of the first free layer, and a second free layer formed on top of the non-uniform switching layer. Switching current is applied, in a direction that is substantially perpendicular to the fixed layer, barrier layer, first free layer, non-uniform switching layer and the second free layer causing switching between states of the first free layer, second free layer and non-uniform switching layer with substantially reduced switching current.

Подробнее
Номер записи: 74
22-03-2012 дата публикации

Spin torque transfer memory cell structures and methods

Номер: US20120069646A1
Автор: Gurtej S. Sandhu, Stephen J. Kramer
Принадлежит: Micron Technology Inc

Spin Torque Transfer (STT) memory cell structures and methods are described herein. One or more STT memory cell structures include a tunneling barrier material positioned between a ferromagnetic storage material and a pinned ferromagnetic material in contact with an antiferromagnetic material and a multiferroic material in contact with the ferromagnetic storage material, wherein the antiferromagnetic material, the ferromagnetic storage material, and the pinned ferromagnetic material are located between a first electrode and a second electrode.

Подробнее
Номер записи: 75
22-03-2012 дата публикации

Nonvolatile semiconductor memory device

Номер: US20120069653A1
Автор: Mutsuo Morikado
Принадлежит: Toshiba Corp

A nonvolatile semiconductor memory device according to one embodiment includes: a memory cell array; word lines each connected to nonvolatile memory cells; and a control circuit. When executing the data reading operation, the control circuit applies to a selected word line connected to a selected memory cell a first voltage obtained by adding a first adjusting voltage to an intermediate voltage between adjoining two of the threshold voltage distributions; applies to first non-selected word lines adjoining the selected word line a second voltage obtained by subtracting a second adjusting voltage from a reading pass voltage; applies to second non-selected word lines adjoining the first non-selected word lines a third voltage obtained by adding the second adjusting voltage to the reading pass voltage; and applies to third non-selected word lines, the third non-selected word lines being non-selected word lines except the first and second non-selected word lines, the reading pass voltage.

Подробнее
Номер записи: 76
22-03-2012 дата публикации

Nonvolatile semiconductor memory device capable of speeding up data write

Номер: US20120069667A1
Автор: Masanobu Shirakawa
Принадлежит: Individual

According to one embodiment, a nonvolatile semiconductor memory device includes a memory cell array and a control circuit. The memory cell array having a plurality of memory cells is connected to a plurality of word lines stacked on a semiconductor substrate, and the memory cells having a charge accumulation layer, and the charge accumulation layers are united between adjacent memory cells. When writing data to a memory cell group connected to the nth (n is a natural number) word line of the memory cell array, the control circuit controls to simultaneously apply the same program voltage to memory cell groups connected to the (n−1)th and (n+1)th word lines.

Подробнее
Номер записи: 77
29-03-2012 дата публикации

Resistance Based Memory Having Two-Diode Access Device

Номер: US20120075906A1
Автор: Jung Pill Kim, Jungwon Suh, Kangho Lee, Seung H. Kang, Tae Hyun Kim, Wuyang Ho
Принадлежит: Qualcomm Inc

A resistance-based memory has a two-diode access device. In a particular embodiment, a method includes biasing a bit line and a sense line to generate a current through a resistance-based memory element via a first diode or a second diode. A cathode of the first diode is coupled to the bit line and an anode of the second diode is coupled to the sense line.

Подробнее
Номер записи: 78
29-03-2012 дата публикации

Resistor structure for a non-volatile memory device and method

Номер: US20120075907A1
Автор: Sung Hyun Jo
Принадлежит: Crossbar Inc

A non-volatile resistive switching memory device. The device includes a first electrode, a second electrode, a switching material in direct contact with a metal region of the second electrode, and a resistive material disposed between the second electrode and the switching material. The resistive material has an ohmic characteristic and a resistance substantially the same as an on state resistance of the switching device. The resistive material allows for a change in a resistance of the switching material upon application of voltage pulse without time delay and free of a reverse bias after the voltage pulse. The first voltage pulse causes a programming current to flow from the second electrode to the first electrode. The resistive material further causes the programming current to be no greater than a predetermined value.

Подробнее
Номер записи: 79
29-03-2012 дата публикации

Resistive Random Access Memory and Verifying Method Thereof

Номер: US20120075908A1
Автор: Chih-He Lin, Pei-Chia Chiang, Shyh-Shyuan Sheu, Wen-Pin Lin
Принадлежит: Industrial Technology Research Institute ITRI

A resistive random access memory (RRAM) and a verifying method thereof are provided. The RRAM comprises at least one resistive memory cell. The resistive memory cell comprises a resistive memory element and a transistor, wherein one terminal of the resistive memory element is coupled to a first terminal of the transistor. The verifying method comprises the following steps: Whether the resistive memory cell passes verification is determined. During a first time period and under the circumstance that the resistive memory cell fails to pass verification, a reference voltage is applied to the other terminal of the resistive memory element and a voltage pulse is applied to a second terminal of the transistor according to a voltage signal to write a reverse voltage to the resistive memory cell.

Подробнее
Номер записи: 80
29-03-2012 дата публикации

Semiconductor device

Номер: US20120075921A1
Автор: Hiroaki Tanizaki, Masanori Hayashikoshi, Takaharu Tsuji, Yasumitsu Murai
Принадлежит: Renesas Electronics Corp

A semiconductor device using a segment writing method capable of achieving a normal write operation is provided. The first DL driver and the second DL driver each cause a magnetizing current to flow through a digit line of a selected block. A BL driver causes a write current to flow in a direction corresponding to the logic of a data signal to all bit lines in a selected segment, and writes the data signal to a memory cell of the selected block. A segment decoder, when the address of one segment has been input from the outside, selects one segment corresponding to the address and couples the same to the selected first DL driver, and the segment decoder, when the addresses of two or more segments have been input from the outside, selects two or more segments corresponding to the addresses and couples the selected two or more segments to the first DL driver and the second DL driver, respectively.

Подробнее
Номер записи: 81
29-03-2012 дата публикации

Phase change memory state determination using threshold edge detection

Номер: US20120075923A1
Автор: Aswin Thiruvengadam
Принадлежит: Numonyx BV Amsterdam Rolle Branch

Subject matter disclosed herein relates to techniques to read a memory cell that involve a threshold edge phenomenon of a reset state of phase change memory.

Подробнее
Номер записи: 82
29-03-2012 дата публикации

Nonvolatile semiconductor memory device, method of fabricating the nonvolatile semiconductor memory device and process of writing data on the nonvolatile semiconductor memory device

Номер: US20120077328A1
Автор: Hiroaki Hazama
Принадлежит: Toshiba Corp

A nonvolatile semiconductor memory device includes a semiconductor substrate, a plurality of first element isolation insulating films formed on a surface of the semiconductor substrate corresponding to a first cell array region into a band shape, a plurality of second element isolation insulating films formed on a surface of the semiconductor substrate corresponding to a second cell array region into a band shape. Each first element isolation insulating film has a level from a surface of the semiconductor substrate, the first charge storage layer has a level from the surface of the semiconductor substrate, and each second element isolation insulating film has a level from the surface of the semiconductor substrate, the level of each first element isolation insulating film being lower than the level of the first charge storage layer and higher than the level of each second element isolation insulating film.

Подробнее
Номер записи: 83
05-04-2012 дата публикации

Delay locked loop circuit of semiconductor memory apparatus

Номер: US20120081160A1
Автор: Hoon Choi, Hyun Woo Lee
Принадлежит: Hynix Semiconductor Inc

Various embodiments of a delay locked loop circuit of a semiconductor memory apparatus are disclosed. In one exemplary embodiment, the delay locked loop circuit may include an input correction unit configured to correct a duty ratio of an input clock based on a duty control signal and generate a reference clock; a delay line configured to delay the reference clock by a delay time and generate a delay locked clock; an output correction unit configured to correct a duty ratio of the delay locked clock based on the duty control signal and generate a corrected clock; and a control signal generation unit configured to generate the duty control signal when a correction activation signal is enabled.

Подробнее
Номер записи: 84
05-04-2012 дата публикации

Structures and methods for a field-reset spin-torque mram

Номер: US20120081950A1
Автор: Jon Slaughter
Принадлежит: Everspin Technologies Inc

An apparatus and method of programming a spin-torque magnetoresistive memory array includes a conductive reset line positioned near each of a plurality of magnetoresistive bits and configured to set the plurality of magnetoresistive memory elements to a known state having magnetization perpendicular to the film plane of the magnetoresistive bits by generating a magnetic field when an electrical current flows therethrough. The conductive reset line is positioned such that the magnetic field is applied with a predominant component perpendicular to the film plane when an electrical current of predetermined magnitude, duration, and direction flows through the first conductive reset line. Another conductive reset line may be positioned wherein the magnetic field is created between the two conductive reset lines. A permeable ferromagnetic material may be positioned around a portion of the conductive reset line or lines to focus the magnetic field in the desired direction by positioning edges of permeable ferromagnetic material on opposed sides of the film plane. A spin torque transfer current is applied to selected ones of the magnetoresistive bits to switch the selected bit to a programmed state.

Подробнее
Номер записи: 85
05-04-2012 дата публикации

Semiconductor storage device

Номер: US20120081952A1
Автор: Kenchi Ito, Kiyoo Itoh, Riichiro Takemura, Takayuki Kawahara
Принадлежит: HITACHI LTD

To write information on a memory cell of SPRAM formed of an MOS transistor and a tunnel magnetoresistive element, the memory cell is supplied with a current in a direction opposite to a direction of a current required for writing the information on the memory cell, and then, the memory cell is supplied with a current required for writing. In this manner, even when the same information is sequentially written on the memory cell, since the currents in the two directions are caused to flow in pairs in the tunnel magnetoresistive element of the memory cell each time information is rewritten, deterioration of a film that forms the tunnel magnetoresistive element can be suppressed. Therefore, reliability of the SPRAM can be improved.

Подробнее
Номер записи: 86
05-04-2012 дата публикации

Phase change memory apparatus having row control cell

Номер: US20120081954A1
Автор: Kyoung Wook Park
Принадлежит: Hynix Semiconductor Inc

A semiconductor integrated circuit includes a phase change memory apparatus includes a plurality of row control cells and a plurality of phase change memory cells formed on the row control cells while being electrically connected to the row control cells. The plurality of row control cells and the plurality of phase change memory cells are vertically stacked in a cell array area.

Подробнее
Номер записи: 87
05-04-2012 дата публикации

Memory system and programming method thereof

Номер: US20120081959A1
Автор: Byeong-In Choe, Changhyun LEE, Jungdal CHOI
Принадлежит: SAMSUNG ELECTRONICS CO LTD

Provided are a non-volatile memory system and a programming method thereof. The programming method of the non-volatile memory system includes adjusting a program-verify-voltage of a selected memory cell referring to program data to be written in an interfering cell configured to provide interference for the selected memory cell and programming the selected memory cell depending on the adjusted program-verify-voltage.

Подробнее
Номер записи: 88
05-04-2012 дата публикации

Sensing for nand memory based on word line position

Номер: US20120081964A1
Автор: Haibo Li
Принадлежит: SanDisk Technologies LLC

In a NAND non-volatile memory system, a sensing process accounts for a relative position of a selected non-volatile storage element in a NAND string. In one approach, the storage elements are assigned to groups based on their position, and each group receives a common sensing adjustment during a verify or read process. A group which is closest to a source side of the NAND string may be the largest of all the groups, having at least twice as many storage elements as the other groups. The adjusting can include adjusting a sensing parameter such as body bias, source voltage, sensing time or sensing pre-charge level, based on the position of the sensed storage element or its associated word line position. The adjusting of the sensing may also be based on the control gate voltage and the associated data state involved in a specific sensing operation.

Подробнее
Номер записи: 89
05-04-2012 дата публикации

E/p durability by using a sub-range of a full programming range

Номер: US20120081971A1
Автор: Kwok W. Yeung, Meng-Kun Lee
Принадлежит: Link A Media Devices Corp

A NAND Flash memory controller is used to perform an erase operation on a NAND Flash memory chip including to a cell on the NAND Flash memory chip; the cell is configured to store a first number of bits. It is determined whether the erase operation performed on the NAND Flash memory chip is successful. In the event it is determined that the erase operation performed on the NAND Flash memory chip is unsuccessful, the number of bits stored by the cell is reduced from the first number of bits to a second number of bits; the second number of bits is strictly less than the first number of bits.

Подробнее
Номер записи: 90
12-04-2012 дата публикации

Dual port static random access memory cell layout

Номер: US20120086082A1
Автор: Jack M. Higman, Pierre Malinge, Sanjay R. Parihar
Принадлежит: Individual

A dual port static random access memory cell has pull-down transistors, pull-up transistors, and pass transistors. A first active region has a first pull-down transistor coupled to a true data node, a second pull-down transistor coupled to a complementary data node; a first pass transistor coupled to the true data node, and a second pass transistor coupled to the complementary data node. A second active region has the same size and shape as the first active region and has a third pull-down transistor coupled in parallel to the first-pull down transistor, a fourth pull-down transistor coupled in parallel to the second pull-down transistor; a third pass transistor coupled to the true data node, and a fourth pass transistor coupled to the complementary data node. A first pull-up transistor and a second pull-up transistor are located between the first and second active regions.

Подробнее
Номер записи: 91
19-04-2012 дата публикации

Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof

Номер: US20120091521A1
Автор: Akira Goda
Принадлежит: Micron Technology Inc

Memory arrays and their formation are disclosed. One such memory array has a string of series-coupled memory cells with a substantially vertical portion. A distance between adjacent memory cells at one end of the substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion. For other embodiments, thicknesses of respective control gates of the memory cells and/or thicknesses of the dielectrics between successively adjacent control gates may increase as the distances of the respective control gates/dielectrics from the opposing end of the substantially vertical portion increase.

Подробнее
Номер записи: 92
19-04-2012 дата публикации

Charge pump system for low-supply voltage

Номер: US20120092063A1
Автор: Meng-Fan Chang, Shin-Jang Shen, Yi-Lun Lu
Принадлежит: National Tsing Hua University NTHU

The present invention discloses a charge pump system for low-supply voltage including: a clock generator to generate a plurality of clock signals; a clock pump circuit coupled to said clock generator to generate high voltage; a level shifter coupled to said clock generator and said clock pump circuit to generate a plurality of HV (high voltage)-clock signals; a main pump circuit coupled to said clock generator and said level shifter to generate output voltage.

Подробнее
Номер записи: 93
19-04-2012 дата публикации

Resistive Memory Element and Use Thereof

Номер: US20120092920A1
Автор: Sakyo Hirose
Принадлежит: Murata Manufacturing Co Ltd

A resistive memory element that includes an element body and at least a pair of electrodes opposed to each other with at least a portion of the element body interposed therebetween. The element body is made of an oxide semiconductor which has a composition represented by the general formula: (Ba 1-x Sr x )Ti 1-y M y O 3 (wherein M is at least one from among Mn, Fe, and Co; 0≦x≦1.0; and 0.005≦y≦0.05). The first electrode of the pair of electrodes is made of a material which can form a Schottky barrier which can develop a rectifying property and resistance change characteristics in an interface region between the first electrode and the element body. The second electrode is made of a material which provides a more ohmic junction to the element body as compared with the first electrode.

Подробнее
Номер записи: 94
26-04-2012 дата публикации

Data output buffer and memory device

Номер: US20120099383A1
Автор: Jin-Il Lee, Kwang-Il Park, Seung-Jun Bae, Si-Hong Kim
Принадлежит: SAMSUNG ELECTRONICS CO LTD

A data output buffer includes a driving unit and a control unit. The driving unit selectively performs a termination operation that provides a termination impedance to a transmission line coupled to an external pin, and a driving operation that provides a drive impedance to the transmission line while outputting read data. The control unit adjusts a value of the termination impedance and a value of the drive impedance based on an output voltage at the external pin during a termination mode, and controls the driving unit to selectively perform one of the termination operation and the driving operation during a driving mode.

Подробнее
Номер записи: 95
26-04-2012 дата публикации

Memory module with memory stack and interface with enhanced capabilities

Номер: US20120102292A1
Автор: David T. Wang, Frederick Daniel Weber, Keith R. Schakel, Michael J.S. Smith, Suresh N. Rajan
Принадлежит: Google LLC

A memory module, which includes at least one memory stack, comprises a plurality of DRAM integrated circuits and an interface circuit. The interface circuit interfaces the memory stack to a host system so as to operate the memory stack as a single DRAM integrated circuit. In other embodiments, a memory module includes at least one memory stack and a buffer integrated circuit. The buffer integrated circuit, coupled to a host system, interfaces the memory stack to the host system so to operate the memory stack as at least two DRAM integrated circuits. In yet other embodiments, the buffer circuit interfaces the memory stack to the host system for transforming one or more physical parameters between the DRAM integrated circuits and the host system.

Подробнее
Номер записи: 96
03-05-2012 дата публикации

High speed low power magnetic devices based on current induced spin-momentum transfer

Номер: US20120103792A1
Автор: Andrew Kent, Daniel L. Stein, Jean-Marc Beaujour
Принадлежит: New York University NYU

A high speed and low power method to control and switch the magnetization direction and/or helicity of a magnetic region in a magnetic device for memory cells using spin polarized electrical current. The mapetic device comprises a reference magnetic layer with a fixed magnetic helicity and/or magnetization direction and a free magnetic layer with a changeable magnetic helicity and/or magnetization direction. The fixed magnetic layer and the free magnetic layer are preferably separated by a non-magnetic layer. The fixed and free magnetic layers may have magnetization directions at a substantially nonzero angle relative to the layer normal. A current can be applied to the device to induce a torque that alters the magnetic state of the device so that it can act as a magnetic memory for writing information. The resistance, which depends on the magnetic state of the device, is measured to read out the information stored in the device.

Подробнее
Номер записи: 97
03-05-2012 дата публикации

Storage device

Номер: US20120104480A1
Автор: Daisuke Matsubayashi, Tatsuya Ohnuki
Принадлежит: Semiconductor Energy Laboratory Co Ltd

A storage device in which stored data can be held even when power is not supplied, and stored data can be read at high speed without turning on a transistor included in a storage element is provided. In the storage device, a memory cell having a transistor including an oxide semiconductor layer as a channel region and a storage capacitor is electrically connected to a capacitor to form a node. The voltage of the node is boosted up in accordance with stored data by capacitive coupling through a storage capacitor and the potential is read with an amplifier circuit to distinguish data.

Подробнее
Номер записи: 98
03-05-2012 дата публикации

Magnetic tunnel junction cells having perpendicular anisotropy and enhancement layer

Номер: US20120104522A1
Автор: Wonjoon Jung, Yuankai Zheng, Zheng Gao
Принадлежит: SEAGATE TECHNOLOGY LLC

A magnetic tunnel junction cell that includes a ferromagnetic free layer; an enhancement layer having a thickness of at least about 15 Å; an oxide barrier layer; and a ferromagnetic reference layer, wherein the enhancement layer and the oxide barrier layer are positioned between the ferromagnetic reference layer and ferromagnetic free layer and the oxide barrier layer is positioned adjacent the ferromagnetic reference layer, and wherein the ferromagnetic free layer, the ferromagnetic reference layer, and the enhancement layer all have magnetization orientations that are out-of-plane

Подробнее
Номер записи: 99
03-05-2012 дата публикации

Use Of Strongly Modulating Pulses In MRI For Providing Chemical Shift Selective Flip Angles

Номер: US20120105060A1
Автор: Nicolas Boulant
Принадлежит: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA

A method of performing nuclear magnetic resonance imaging of a body comprising at least two populations of nuclei characterized by different spin resonance frequencies, the method comprising the steps of: (a) immerging said body (B) in a static magnetic field (B 0 ) for aligning nuclear spins along a magnetization axis; (b) exposing it to a transverse radio-frequency pulsed field (B 1 ) for flipping said nuclear spins, said radio-frequency pulsed field comprising a train of elementary pulses, each having a constant frequency and amplitude, and a continuous phase; (c) detecting a signal emitted by nuclear spins excited by said radio-frequency pulsed field; characterized in that it also comprises, prior to performing steps (a)-(c), computing a set of optimal parameters (N, τ i , φ i , ω i ) of said train of elementary pulses for minimizing the differences between the actual values of the spin-flip angles (FA j ) of nuclei belonging to each of said populations and predetermined target values thereof; said predetermined target values being different for nuclei belonging to different populations.

Подробнее
Номер записи: 100