СХЕМА ДЛЯ ГЕНЕРАЦИИ ОТРИЦАТЕЛЬНЫХ НАПРЯЖЕНИЙ

Схема для генерации отрицательных напряжений с первым транзистором (Тх2), первый вывод которого соединен с входным выводом (Е), а второй вывод которого соединен с выходным выводом (А) схемы и вывод затвора которого через первый конденсатор (Сb2) соединен с первым выводом тактового сигнала, со вторым транзистором (Ту2), первый вывод которого соединен с выводом затвора Тх2, второй вывод которого соединен со вторым выводом Тх2 и вывод затвора которого соединен с первым выводом Тх2 и со вторым конденсатором Ср2, первый вывод которого соединен со вторым выводом Тх2 и второй вывод которого соединен со вторым выводом тактового сигнала, и причем Тх2, Ту2 являются МОП-транзисторами, выполненными в технике тройного кармана. Первый вывод третьего транзистора (Tz2) соединен со вторым выводом Тх2, второй вывод Tz2 соединен с карманом/карманами (Kw), содержащими транзисторы Тх2, Ту2, Tz2, и вывод затвора Tz2 соединен с первым выводом Тх2. Технический результат: повышение эффективности за счет уменьшения ...

СПОСОБ СЕЛЕКТИВНОГО ПРОГРАММИРОВАНИЯ ЭНЕРГОНЕЗАВИСИМОГО НАКОПИТЕЛЯ

Изобретение относится к области программирования энергонезависимых накопителей. Техническим результатом является снижение потребления энергии. Способ состоит в том, что сначала прикладывают отрицательное программирующее напряжение ко всем шинам слов WLi, WLj, а затем ко всем неселектированным шинам слов WLj прикладывают положительное напряжение для компенсации на них отрицательных зарядов. 2 з.п.ф-лы, 2 ил.

СПОСОБ И УСТРОЙСТВО ДЛЯ ЗАПИСИ ВЫСОКОСКОРОСТНЫХ ВХОДНЫХ ДАННЫХ В МАТРИЦУ ЗАПОМИНАЮЩИХ УСТРОЙСТВ

Изобретение относится к средствам записи в запоминающие устройства. Техническим результатом является обеспечение адаптации режимов записи в зависимости от выявленных дефектов записи. Для хранения потоковых HD видеоданных используют системы на основе флэш-памяти. Физический доступ к устройствам флэш-памяти осуществляют в странично-ориентированном режиме. При этом входные данные записывают в режиме мультиплексирования в матрицу множественных флэш-устройств. Осуществляют обработку списка, и дефектные страницы блоков флэш-памяти единичных флэш-устройств адресуют в архитектуре матрицы. При записи в последовательном режиме, содержание данных для текущей страницы флэш-устройства всех флэш-устройств матрицы копируют в соответствующую область памяти в дополнительном буфере памяти. После того как текущая серия страниц записана без ошибок во флэш-устройства, соответствующую область памяти в дополнительном буфере памяти перезаписывают данными следующей страницы. В случае возникновения ошибки в текущей ...

МАТРИЦА ФЛЭШ-ПАМЯТИ С ВНУТРЕННИМ ОБНОВЛЕНИЕМ

Изобретение относится к матрице флэш-памяти, в частности к режиму внутреннего обновления матрицы флэш-памяти. Техническим результатом является возможность обновления одной строки ячеек памяти после каждой N-операции стирания и программирования, выполняемой для матрицы флэш-памяти. Способ функционирования матрицы флэш-памяти содержит операции выбора в матрице флэш-памяти строки, которая должна быть обновлена, стирания этой строки, программирования этой строки, создания приращения адреса упомянутой строки, которая должна быть обновлена, в матрице флэш-памяти. Другой вариант способа содержит операции считывания выбранной строки в матрице флэш-памяти и сохранения состояния выбранного бита из упомянутой выбранной строки, стирания этой строки в матрице флэш-памяти, программировании этой строки в матрице флэш-памяти и установки упомянутого выбранного бита в первое состояние, если его состояние, сохраненное на перовой операции, является первым состоянием. 2 с. и 4 з.п. ф-лы, 18 ил.

ПРОГРАММИРУЕМОЕ ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С УЛУЧШЕННЫМ ВРЕМЕНЕМ ВЫБОРКИ

Изобретение относится к программируемым постоянным запоминающим устройствам типа электрически стираемого ПЗУ (ЭСППЗУ). Техническим результатом является создание ЭСППЗУ с быстрым стиранием, причем, используя данное ЭСППЗУ при любом времени выборки, возможно однозначное считывание из него данных. Устройство содержит запоминающий транзистор, транзистор выбора, разрядную шину, шину слов, средство (FSU), предназначенное для формирования напряжения считывания в зависимости от частоты тактового сигнала. 3 з.п.ф-лы, 4 ил.

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ НАПРЯЖЕНИЯ

Изобретение относится к устройству для создания отрицательного высокого напряжения, которое требуется, например, для программирования электрически стираемой программируемой постоянной флэш-памяти. Технический результат изобретения заключается в том, что уменьшается эффект управления через подложку. Образующие канал ванны соответствующих транзисторов выполнены с возможностью соединения с вводом соответствующего транзистора. При этом отрицательное высокое напряжение не поляризует диод подложка-ванна в прямом направлении и таким образом не возникает короткого замыкания по отношению к подложке. Устройство выполнено четырехступенчатым. Каждая ступень содержит по два МОП-транзистора с n-канальной структурой. На выходе четвертой ступени предусмотрен МОП-транзистор Z с n-канальной структурой. 2 з.п. ф-лы, 2 ил.

СПОСОБ ЗАПИСИ ДАННЫХ В ЭНЕРГОНЕЗАВИСИМОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, СПОСОБ ИСПОЛЬЗОВАНИЯ УСТРОЙСТВА НА ИНТЕГРАЛЬНЫХ СХЕМАХ, УСТРОЙСТВО НА ИНТЕГРАЛЬНЫХ СХЕМАХ

Изобретение касается записи информации в энергонезависимое запоминающее устройство. Технический результат изобретения заключается в способе записи данных в энергонезависимое запоминающее устройство типа электрически стираемого программируемого постоянного запоминающего устройства (ЭСППЗУ) в кредитной карточке с встроенной микроЭВМ, обеспечивающем область состояния записи в ЭСППЗУ, которая проверяется при каждом восстановлении кредитной карточки. Если предшествующая операция ввода была безуспешной, возможно, из-за умышленного манипулирования карточкой, выполняется процедура восстановления. Если восстановление проведено успешно, можно прогонять прикладную задачу карточки. В противном случае карточка является непригодной. 10 з.п.ф-лы, 6 ил.

УСТРОЙСТВО ЭНЕРГОНЕЗАВИСИМОЙ ПАМЯТИ

Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в повышении надежности запоминающего устройства за счёт встраивания в него стирающего затвора, способного вытягивать электроны из плавающего затвора путем приложения положительного напряжения к стирающему затвору. Технический результат достигается за счёт того, что устройство энергонезависимой памяти включает в себя по меньшей мере одну ячейку памяти, которая включает в себя подложку, стековую структуру, туннельный диэлектрический слой, плавающий затвор, структуру управляющего затвора и структуру стирающего затвора. Стековая структура располагается на подложке и включает в себя диэлектрический слой затвора, вспомогательный затвор и изолирующий слой, расположенные в указанном порядке. Туннельный диэлектрический слой располагается на подложке с одной стороны стековой структуры. Плавающий затвор располагается на туннельном диэлектрическом слое и включает в себя самый верхний край и криволинейную ...

СПОСОБ ПРОГРАММИРОВАНИЯ ЯЧЕЙКИ ЭНЕРГОНЕЗАВИСИМОЙ ПАМЯТИ

Изобретение относится к способам программирования запоминающего устройства и позволяет обеспечить одновременный контроль пороговых уровней при выполнении двухуровневого или многоуровневого программирования. Способ предназначен для программирования ячейки энергонезависимой памяти, которая имеет управляющий затвор, плавающий затвор, сток, исток и канальную область. Способ включает подачу первого напряжения к управляющему затвору, второго напряжения - к стоку и третьего - к истоку. Второе напряжение превышает третье. Способом предусмотрен контроль тока между стоком и истоком. При достижении током заданной величины завершают программирование на двух первых уровнях. 3 с. и 15 з.п. ф-лы, 5 ил.

РЕЖИМ СТРАНИЧНОГО СТИРАНИЯ В МАТРИЦЕ ФЛЭШ-ПАМЯТИ

... 1. Способ осуществления операции стирания в одной строке матрицы (10) флэш-памяти, образованной множеством строк (М) и столбцов (N), где шина слов связана с каждой строкой (М) матрицы (10), и разрядная шина (22) связана с каждым столбцом матрицы (10), при этом память включает в себя множество запоминающих ячеек (24), где каждая запоминающая ячейка (24) связана с одной шиной строки и одной шиной столбца матрицы, и включает в себя запоминающий транзистор, имеющий управляющий затвор, соединенный с одной из шин строк (20-1 - 20-j), исток, соединенный с обычным источником питания для матрицы (10) памяти, и сток, соединенный с одной из разрядных шин (22), с которой он связан, при этом указанный способ, отличающийся тем, что подают первое напряжение на шину строки (20-1 - 20-j), связанную со строкой, подлежащей стиранию; подают второе напряжение более положительное, чем указанное первое напряжение на шины (20-1 - 20-j) строки на матрице, ассоциированные со строками, отличными от указанной строки ...

Формирователь записи-считывания для запоминающих устройств

ФОРМИРОВАТЕЛЬ ЗАПИСИСЧИТЫВАНИЯ ПЛЯ ЗАПОМИНАЮЩИХ УСТРОЙСТВ, содержащий два ключа, выполненных на Mfln-ipaHSHCTopax, вход первого ключа подключен к обшей шине, отличающийся тем, что, с целью повышения быстродействия считывания и уменьшения потребляемой МОЕШОсти , он содержит элемент памяти с тремя состояниями, информационный вкод которого связан с выходами ключей и яв юется выходом формирователя, первый уьравлякяций вход подсоединен к шине разрешения считывания, а второй - к шине разрешения записи-стирания, равляющие вкоды первого и второго ключей подключены соответственно к инверсному и прямому ВЫ}содам элемента памяти Q тремя состояниями , а вход второго ключа подключен к шине записи. 00 ел О) со со ...

Программатор для записи информации в полупроводниковые элементы памяти

Изобретение относится к вычислительной технике, в частности к устройствам записи информации с помощью пережигания перемычек в полупроводниковых элементах памяти, используемых в ПЗУ. Изобретение является усовершенствованием программатора по авт.св. № 809355. Целью изобретения является повышение надежности программатора. Поставленная цель достигается введением формирователя управлякнцих импульсов и элемента И, что дает возможность достичь адаптации длительности импульса программирования к индивидуальным характеристикам пережигаемой перемычки. Это позволяет сократить время программирования , исключить возможность с S перегрева матрицы. 4 ил. (П ...

Prüfverfahren für programmierbare nicht flüchtige Halbleiterspeichervorrichtung

Vorspannungs- und Vorladungsschaltung für eine Bitzeile mit EPROM-Speicherzellen in CMOS-Technologie.

Regelschaltung und Verfahren zum Löschen von nichtflüchtigen Speicherzellen

Doppelreihige Adressendekodierung- und Auswahlschaltung für eine elektrisch löschbare und programmierbare nichtflüchtige Speicheranordnung mit Redundanz, insbesondere für Flash-EEPROM Anordnungen

Integrierte Halbleiterschaltung

Korrekturstruktur für überlöschte Bits einer integrierten Halbleiterspeicherschaltung

Spannungsreferenzschaltung

LESEVERSTÄRKER FÜR NICHT-FLÜCHTIGEN HALBLEITERSPEICHER

Halbleiterspeicheranordung und Informationgerät

Schutzschaltung gegen Stromunterbrechungen für eine integrierte Schaltung.

Schalter zur Verwendung in einer integrierten Schaltung

Nicht-flüchtige Halbleiterspeicheranordnung

Nichtflüchtige Speicheranordnung, fähig zum Liefern richtiger Lesedaten zu einem bestimmten Zeitpunkt.

Integrierte Speicherschaltung mit einem Hochspannungsschalter zwischen einem Programmierspannungsgenerator und einem löschbaren, programmierbaren Speicher, Hochspannungsschalter geeignet für Anwendung in einer derartigen Speicherschaltung.

LESEVERSTAERKER FUER EINEN NICHTFLUECHTIGEN SPEICHER.

Halbleiterspeichervorrichtung.

INTEGRIERTE SCHALTUNG MIT FELDEFFEKTTRANSISTOREN UND EINEM PROGRAMMIERBAREN FESTWERTSPEICHER.

Halbleiterspeicheranordnung und elektronisches Informationsgerät mit dessen Verwendung

Auswahlschaltung für genaue Speicherleseoperationen

Auswahlschaltung zum Erfassen einer Stroms in einer Zielzelle (305) während einer Speicherleseoperation, wobei die Auswahlschaltung umfasst: einen Erd-Selektor (362), der mit der Erde (365) verbunden ist, wobei der Erd-Selektor (362) eine erste Bitleitung (316) der Zielzelle (305) mit der Erde (365) verbindet, und einen Erfassungsschaltungs-Selektor (364) der mit einer Erfassungsschaltung (360) verbunden ist, wobei der Erfassungsschaltungs-Selektor (364) eine zweite Bitleitung (321) der Zielzelle (305) mit der Erfassungsschaltung (360) verbindet, wobei der Erfassungsschaltungs-Selektor (364) weiterhin eine dritte Bitleitung (341) einer ersten benachbarten Zelle (355) während der Leseoperation mit der Erfassungsschaltung (360) verbindet, wobei die erste benachbarte Zelle (355) neben der Zielzelle (305) angeordnet ist, wobei sich die erste benachbarte Zelle (355) die zweite Bitleitung (321) mit der Zielzelle (305) teilt.

Verfahrenstechniken zur Reduzierung von Programm- und Lesestörungen eines nicht-flüchtigen Speichers

Speicheranordnung.

Eine nichtflüchtige Halbleiterspeicheranordnung, die eine differentielle Zelle als Speicherzelle gebraucht

Verfahren und System zur Datenübertragung auf Basis eines flüchtigen und eines nicht-flüchtigen Speichers

Nichtflüchtiges Halbleiterspeichersystem.

Halbleiterspeichervorrichtung

SPANNUNGSSCHALTKREIS FÜR NEGATIVE SPANNUNGEN

Elektrisch löschbare, programmierbare Nurlesespeichervorrichtung (EEPROM)

DETEKTIONSSCHALTUNG ZUR LADUNGSVERTEILUNG IN ANTISICHERUNGEN

Elektrische löschbare und programmierbare nichtflüchtige Speicheranordnung mit prüfbaren Redundanzschaltungen

Hochlinearer Analog-Digital-Wandler und Verfahren für nichtflüchtigen Speicher

Nichtflüchtiger Speicher, umfassend:einen Analog-Digital-(ADC-)Wandler zur Digitalisierung einer analogen Spannung in eines von N gleichen digitalen Intervallen, die zwischen ersten und zweiten vorbestimmten Spannungswerten (V1) bzw. (V2) eingegrenzt sind;wobei der ADC-Wandler ferner umfasst:einen Taktgeber, der eine Serie von gleichen Taktzyklen hat;einen Rampenspannungsgenerator zur Erzeugung eines Rampenspannungspegels, der in N Taktzyklen von V1 auf V2 linear ansteigt, so dass der Rampenspannungspegel in einem x-ten Taktzyklus ein digitaler Pegel der Rampenspannung in einem entsprechenden x-ten digitalen Intervall der N gleichen digitalen Intervalle zwischen V1 und V2 ist;einen Komparator zum Vergleichen des Spannungspegels der Rampenspannung mit dem der analogen Spannung;einen Zähler zum Zählen einer Anzahl von Taktzyklen (x'), wenn der Rampenspannungspegel von V1 angestiegen ist, um dem analogen Spannungspegel zu entsprechen; undwobei ein Digitalwert des analogen Spannungspegels als ...

INTEGRIERTE SCHALTUNG UND VERFAHREN ZUM WAHLWEISEN ANLEGEN EINER HOHEN SPANNUNG AN SCHALTUNGSELEMENTE

Halbleiter-Festwertspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen

Nichtflüchtiger ferroelektrischer Speicher

Nichtflüchtiger ferroelektrischer Speicher mit - einem Hauptzellenarray (71) mit: - einer Anzahl von Unterzellenarrays (71_1, 71_2, ...), - einer Anzahl globaler Hauptbitleitungen (BLG_n, BLG_n+1, ...) und mindestens einem Paar globaler Bezugsbitleitungen (BLRG_1, BLRG_2), die über die Unterzellenarrays (71_1, 71_2, ...) hinweg ausgebildet sind, - lokalen Hauptbitleitungen (BLLn_n, BLLn_n+1, ...) und lokalen Bezugsbitleitungen (BLLR_1, BLLR_2), die entsprechend den globalen Hauptbitleitungen (BLG_n, BLG_n+1, ...) und den globalen Bezugsbitleitungen (BLRG_1, BLRG_2) ausgebildet sind, und - Schaltern (SW11, SW12, SW21, SW22), die zwischen lokalen Bitleitungen (BLLn_n, BLLn_n+1, ...; BLLR_1, BLLR_2) und entsprechenden globalen Bitleitungen (BLG_n, BLG_n+1, ...; BLLR_1, BLLR_2) vorhanden sind, - einer über oder unter den Hauptzellenarray (71) ausgebildeten Bezugsbitleitungssteuerung (77) mit einem Bezugsleseverstärker (77a), der mit einer Bezugsbitleitung (BLRG_2) des Paars globaler Bezugsbitleitungen ...

Nichtflüchtige Halbleiter-Speichereinrichtung und Methode zur Datenlöschkontrolle

SEGMENTIERUNG DER BITLEITUNG UND DES STEUERGATES IN EINEM NICHTFLÜCHTIGEN SPEICHER

Nichtflüchtiger Speicher zur Speicherung von Multibitdaten

WEICHPROGRAMMIERUNG UND WEICHPROGRAMMIERVERIFIKATION VON FLASH-SPEICHERZELLEN

Bitleitungs-Vorladungs- und -Entladungsschaltung zum Programmieren eines nichtflüchtigen Speichers

SEITENPUFFERSCHALTUNG UND SPEICHERVORRICHTUNG MIT DERSELBEN

Vorgesehen sind ein Seitenpuffer und eine Speichervorrichtung mit demselben. Eine Speichervorrichtung enthält: ein Speicherzellenarray, das mehrere Speicherzellen enthält; und eine Seitenpufferschaltung, die Seitenpuffereinheiten in einer ersten horizontalen Richtung, wobei die Seitenpuffereinheiten über Bitleitungen mit den Speicherzellen verbunden sind, und Cache-Latches in der ersten horizontalen Richtung enthält, wobei die Cache-Latches den Seitenpuffereinheiten entsprechen, wobei jede der Seitenpuffereinheiten einen oder mehrere Durchlasstransistoren enthält, die mit einem Abtastknoten jeder der mehreren Seitenpuffereinheiten verbunden sind, wobei der Abtastknoten elektrisch mit einer entsprechenden Bitleitung verbunden ist. Jeder Abtastknoten, der in jeder der Seitenpuffereinheiten enthalten ist, und der kombinierte Abtastknoten sind über die Durchlasstransistoren elektrisch miteinander verbunden.

Wortleitungstreiberschaltung für Flash-EEPROM-Speicher

Halbleiter-Festwertspeicher

VERFAHREN ZUR SPALTEN-VORSPANNUNGS-EINSTELLUNG ZUR BESEITIGUNG VON PROGRAMMIERSTÖRUNGEN IN EINEM NICHTFLÜCHTIGEN SPEICHER UND SPEICHER ZUR ANWENDUNG DES VERFAHRENS

Erste Lesezyklusschaltung für Halbleiterspeicher

Festwertspeicher

Steuerschaltung einer Flash-Speichervorrichtung unhtung

Ein Verfahren zum Betreiben einer Flash-Speichervorrichtung mit einem ersten Bereich und einem zweiten Bereich wird bereitgestellt, in welcher ein programmierter Zustand und ein gelöschter Zustand des ersten Bereiches gegensätzlich zu denjenigen des zweiten Bereiches sind. Das Verfahren weist folgende Verfahrensschritte auf: Empfangen eines Programmierbefehls; Invertieren der Programmierdaten, wenn der empfangene Programmierbefehl ein Befehl zur Programmierung des zweiten Bereiches ist; und Programmieren der invertierten Programmierdaten in den zweiten Bereich.

Verfahren und Schaltungsanordnung zur Speicherung von Prüfbit-Worten

Verfahren zur Speicherung von Prüfbit-Worten (11) eines in Segmente (10) segmentierbaren kontinuierlich adressierbaren Programmspeichers (4) in einem entsprechend dem Programmspeicher in Segmente (10') segmentierbaren Paritätsspeicher (3), dadurch gekennzeichnet, daß der Paritätsspeicher im Gegensatz zum Programmspeicher nicht kontinuierlich mit Prüfbit-Worten gefüllt wird, so daß dieser nicht kontinuierlich adressierbar ist, und die Adressen des nicht kontinuierlich adressierbaren Speicherbereichs (2) jeweils bestimmten Adressen des kontinuierlich adressierbaren Speicherbereichs (1) zugeordnet werden, indem das Adreßwort der Programmspeicheradresse (1) in ein oder mehrere Segmentadreßbits (5), ein oder mehrere Prüfbits (6) und ein oder mehrere unbenutzte Bits (7) zerlegt wird und das Adreßwort der Paritätsspeicheradresse (2) aus dem/den Segmentbit/s, aus Nullbit/s (8) und aus verschobenen Prüfbit/s (9) erzeugt wird, wobei die verschobenen Prüfbits aus den Prüfbits des Adreßworts durch ...

Negative voltage drive circuit

Flash memory device

Bitline level insensitive sense amplifier

A sense amplifier (221) for detecting the difference in voltage between two bitlines (113, 115) of a momory circuit. The sense amplifier is comprised of a differential amplifier (201, 203) which is coupled to the two bitlines (113, 115) and generates an output signal based on voltage levels sensed in the bitlines (113, 115). The differential amplifier (201, 203) is coupled to Vcc and ground through an active load (205, 207) and a current source (209) respectively. To address the problem of increased common mode voltage levels found in the bitlines (113, 115), a pair of transistors (223, 225) are connected in parallel across the active load (205, 207) to Vcc and the differential amplifier (202, 203). The gate of one of the transistors is coupled to one of the bitlines (113, 115) and the gate of the other one of the transistors is coupled to the other one of the bitlines (113, 115). With these two transistors (223, 225) coupled in parallel across the load (205, 207) as described, the differential ...

Securing Data in a Non-volatile Memory Component

A method and device for securing data in a non-volatile memory component, wherein data is multiply deposited in the memory component and secured by at least one test flag and at least one valid flag. The test flag is correlated with the content of its corresponding data and the valid flag determines which of the multiply deposited data can be read out. The test and valid flags are multiply deposited along with their associated data, and the data read out in a bitwise fashion.

Nonvolatile semiconductor memory, semiconductor device and charge pump circuit

Memory error correction

Memory error correction.

An EEPROM comprises a memory array (100) including a plurality of bit lines, a plurality of memory cells respectively connected with the bit lines and parity cells, and an error check and correction circuit with a column gate (120) connected with the plurality of bit lines for loading input data in respective page buffers (900) and processing memory data in multiple byte units of the input data so as to generate parity data consisting of a plurality of bits randomly written into the page buffers, wherein the page buffers are connected between the plurality of bit lines and the column gate. A separation means (600) is preferably provided for controlling the connection between the page buffers and plurality of bit lines. ...

MEMORY DEVICE

A memory cell comprises on a semiconductor substrate having implanted source (16) and drain (14) regions a thin ( SIMILAR 100 ANGSTROM ) dielectric layer (30) a poly-silicon floating gate (22) which overlaps the drain region by a significant amount, a second dielectric layer (24) and a control gate (26). The cell forms part of a memory array in which erase operations of individual cells do not disturb the programmed states of adjacent cells (fig 6). ...

Flash memory with redundancy

The present invention relates to a flash memory cell device having a repair circuit for replacing a fail cell of main memory cell arrays with a spare cell. The flash memory device according to the present invention comprises a main memory cell array, a redundancy cell block, a redundancy row decoder, a row decoder, a column decoder, a flag bit cell block, a flag cell transfer gate, a main sense amplifier and a flag sense amplifier.

Electrically programable read only memory

An electrically programmable read only memory includes a plurality of non-volatile memory elements having control gates which are commonly connected to a first word line and drains which are coupled to a write-down circuit for supplying a write-down voltage to said drains. To prevent the flow of leakage current caused by parasitic capacitance, at least one of source electrodes of the plurality of non-volatile memory elements is connected to ground potential through the drain-source path of a first switch MISFET whose gate electrode is connected to the first word line. When a word line driving signal of non-selection level is applied to the first word line, the first switch MISFET is non-conductive. Thus, leakage current is prohibited from flowing through the first switch MISFET. Further, in order to prevent deterioration of the rewrite-down efficiency of the memory, the write-down circuit includes a pn-junction element having a junction characteristic which is substantially equal to the ...

Non-volatile memory error mitigation

DEVICE FOR TESTING MEMORY CELLS

A comparator has two inputs, one controlled by a circuit branch including a written cell being examined and one controlled by another circuit branch including a virgin cell. In parallel with the latter is placed another reference cell controlled in an adjustable manner in such a way as to raise the threshold of the written cell which the device is able to discriminate and accept.

Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge

DRIVER PULSE CIRCUIT

... 1453708 Pulse driver circuits INTERNATIONAL BUSINESS MACHINES CORP 21 Nov 1973 [29 Dec 1972] 53979/73 Heading H3T A circuit for driving a word line of an array of memory cells comprises an output FET T6 having a feed-back capacitor C and switchable into a non-conducting state by an arrangement T1, T3, T4, a second FET T5 for applying a first pulse to charge the gate of T6 while it remains off and an arrangement for subsequently applying a second pulse to the drain of the same polarity as a steady voltage applied to the drain of T5 to render T6 conductive heavily assisted by feedback capacitor C. The driver circuit T5, T6 is employed for applying a pulse on an associated word line WL to a selected memory cell employing an FAMOS transistor (Fig. 1, not shown) during the write cycle. A selected driver circuit is enabled by appropriate input signals to a circuitry including a multiemitter NOR gate transistor T1 and FETs T2-T4. During the read cycle, T5, T6 are held off while an emitter voltage ...

TECHNIQUES FOR THE RECUPERATION BY DATA OF MEMORY CELLS WHICH BY FIELD COUPLING WITH NEIGHBOURING MEMORY CELLS ARE IMPAIRED

SOURCE-STEERED ENTERPRISE OF NON VOLATILE MEMORY

DYNAMIC COLUMN BLOCK SELECTION

PROCEDURE, SYSTEM AND DEVICE FOR DETERMINING THAT A PROGRAMMING VOLTAGE LEVEL SUFFICIENT FOR THE SAFE PROGRAMMING OF AN EEPROM IS

FAST PROGRAMMING AND PROGRAMMING VERIFICATION PROCEDURE

ARRANGEMENT AND SYSTEM FOR REACHING FAST ONE SCOLDED FROM SIMILAR TENSIONS AT A LARGE CAPACITIVE LOAD

READ AMPLIFIER FOR NON VOLATILE INTEGRATED MULTI-LEVEL MEMORY MODULES

SIMULTANEOUS MULTI-BANK FOR FLASH MEMORY

1 TRANSISTOR CELL FOR EEPROM APPLICATION

DOUBLE BIT MONOS MEMORY CELL USE FOR WIDTH PROGRAMBANDBREITE

PROCESS ENGINEERING FOR THE REDUCTION OF PROGRAMMUND READ DISTURBANCES OF A NON VOLATILE MEMORY

PROCEDURE AND SYSTEM FOR PROGRAMMING AND CLOSING FROM NON VOLATILE MEMORY CELLS WITH SEVERAL LEVELS

MEMORY WITH REPEATED INDEPENDENT SERIAL CONNECTION

PROCEDURE FOR THE LETTER OF MEMORY SECTORS INTO BLOCK-BY-BLOCK ERASABLE MEMORY

SELECTIVE ENTERPRISE OF A NON VOLATILE MULTI-CONDITION MEMORY SYSTEM IN A COMPRESSED CARD MODE

SEGMENTING THE BIT ORGANIZATION AND THE TAX GATES IN A NON VOLATILE MEMORY

DISTRIBUTED CONTROL SYSTEM OF A MEMORY DEVICE

ERRORTOLERANT MEMORY ARRANGEMENT.

PROCEDURE AND CIRCUIT FOR MANIPULATE-PROTECTED CANCELLING OF EEPROM MEMORY.

SEGMENTING THE BIT ORGANIZATION AND THE TAX GATES IN A NON VOLATILE MEMORY

ERROR CORRECTION CIRCUIT AND PROCEDURE IN A STORAGE FACILITY

INTEGRATED MEMORY REDUNDANCY CIRCUIT FOR PROGRAMMABLE READ-ONLY MEMORIES AND PROGAMMIERUNGSVERFAHREN

FLASHSPEICHERARCHITEKTUR USING THREE METALSCHICHTENVERBINDUNG

PERMANENT MEMORY AND PROCEDURE FOR THE CONTROL OF THE SAME

LOW-VOLTAGE READ CASCODE CIRCUIT WITH 2V/3V OPERATING TENSIONS AND DIFFERENT ONE MEMORY BANK COMBINATIONS WITHOUT METALLIZATION FOR SIMULTANEOUS FLASH MEMORY

PROGRAMMING PROCEDURE FOR A NON VOLATILE SEMICONDUCTOR MEMORY

TENSION INCREASE CLAMPING CIRCUIT FOR A FLASH MEMORY