ПРОВЕРКА СХЕМЫ НА АСИНХРОННЫЙ СБРОС

Изобретение относится к области проверки интегральных схем. Сущность: интегральная схема снабжена последовательной цепью тестового сканирования для выполнения проверки надлежащий работы интегральной схемы. Работа асинхронного сигнала сброса может быть проверена с использованием ячейки цепи сканирования, генерирующей сигнал сброса, которая выполнена так, что значение сигнала сброса, хранящееся в схеме этой ячейки с фиксацией состояния, асинхронно запирается, чтобы оно подавалось на схемную часть, под управлением сигнала, обеспечивающего сканирование. Схемы с фиксацией состояния, входящие в схемную часть, подвергаемую проверке, которые переводятся в состояние с заданными значениями при правильной работе сброса, могут быть предварительно загружены противоположными значениями сигнала до выполнения проверки функции сброса. 2 н. и 8 з.п. ф-лы, 7 ил.

ТАКТИРУЕМАЯ ИНТЕГРАЛЬНАЯ ПОЛУПРОВОДНИКОВАЯ СХЕМА И СПОСОБ ПРИВЕДЕНИЯ ЕЕ В ДЕЙСТВИЕ

Изобретение относится к интегральным полупроводниковым схемам, приводимым в действие как параллельно, так и последовательно. Техническим результатом является предотвращение возможности получения информации о типе протекающих процессов путем подсчета пиков тока. Для этого вывод для выдачи тактового сигнала (Clint) через соответственно управляемое средство переключения (МР1, МР2, МР3, МР4) связано с тактовым входом соответствующих схемных блоков (S1, S2, S3, HS), и управляющие входы средств переключения (МР1, МР2, МР3, МР4) связаны с выходом генератора (ZSG) случайного сигнала, так что работа соответствующего схемного блока (S1, S2, S3, HS) осуществляется параллельно или последовательно с одним или несколькими другими схемными блоками (S1, S2, S3, HS) в соответствии со случайными сигналами. 3 с. и 7 з.п.ф-лы, 5 ил.

ЦЕПЬ УСИЛЕНИЯ НАПРЯЖЕНИЯ ДЛЯ ИСПОЛЬЗОВАНИЯ В ПОЛУПРОВОДНИКОВОМ ЗАПОМИНАЮЩЕМ УСТРОЙСТВЕ

Цепь усиления напряжения для усиления питающего напряжения VСС, подаваемого из системы, до желательного уровня усиливающего напряжения VРР. Цепь усиления напряжения содержит передающий транзистор, сформированный путем трехкарманного процесса изготовления. Передающий транзистор имеет биполярные характеристики и действует как биполярный диод. Технический результат: увеличивается эффективность усиления, т.к. не изменяется ток, текущий в усиливающую узловую точку, даже если усиливающее напряжение в этой точке повышается. 3 з.п.ф-лы, 5 ил.

ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО И СПОСОБ ЕГО ИЗГОТОВЛЕНИЯ

Устройство включает в себя множество ячеек памяти, образованных поочередным нанесением ячейки с конденсатором магазинного типа и ячейки с конденсатором комбинированного магазинно-щелевого типа в направлениях как ряда, так и колонки. Каждый электрод хранения конденсатора ячейки памяти расширяют, чтобы перекрыть с электродом хранения конденсатора смежной ячейки памяти. Конденсатор комбинированного магазинно-щелевого типа формируют в подложке для увеличения хранящей емкости, что позволяет хранящую емкость конденсатора магазинного типа увеличить посредством расширения электрода хранения конденсатора. Благодаря чередующемуся расположению конденсатора магазинно-щелевого типа и конденсатора магазинного типа предупреждается шаговое перекрытие, ток утечки и нерегулярные ошибки конденсатора магазинно-щелевого типа. 2 с. и 15 з.п.ф-лы, 3 ил.

ИНТЕГРАЛЬНЫЙ ВЫХОДНОЙ МДП-ИНВЕРТОР

Использование: изобретение относится к интегральной электронике в применении к цифровым схемам. Сущность изобретения: инвертор содержит четыре МДП-транзистора с индуцированным n-каналом. Затвор и сток первого транзистора подключены к клемме источника питания и стоку второго транзистора, затвор которого подключен к истоку первого МДП-транзистора и стоку третьего МДП-транзистора, затвор которого подключен к входной клемме и затвору четвертого транзистора, исток которого подключен к общей шине, а сток - к истоку второго транзистора и выходной клемме устройства. Затвор второго транзистора соединен со своей подложкой, а исток третьего транзистора подключен к подложке четвертого транзистора. 2 ил.

ТЕСТОВАЯ ИНТЕГРАЛЬНАЯ СТРУКТУРА

Изобретение относится к полупроводниковым интегральным схемам. Тестовая интегральная структура содержит первую и вторую клемму для подключения напряжения питания, входные клеммы, блок идентификации, подключенный между первой и второй клеммами, первый и второй блоки защиты входов, выходы которых соединены с одноименными клеммами блока идентификации и объекта контроля, при этом блок идентификации содержит ограничитель напряжения и плавкую перемычку, а ограничитель напряжения выполнен на последовательно соединенных МОП-транзисторах, затворы которых соединены с их соответствующими стоками. 3 ил., 1 табл.

ИНТЕГРАЛЬНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ

Использование: изобретение относится к вычислительной технике и интегральной электронике. Сущность изобретения: в интегральный логический элемент введены зона транзита, содержащая поликремниевую транзитную шину, и соединенная с поликремниевой выходной шиной металлическая П-образная выходная шина перпендикулярная поликремниевым шинам, причем расположенные между шинами питания и нулевого потенциала входные, выходная и транзитные зоны имеют одинаковые габаритные размеры и могут при необходимости взаимозаменяться в любом порядке вдоль элемента. 3 ил.

КОМПЛЕМЕНТАРНАЯ БИПОЛЯРНАЯ СХЕМА И-НЕ

Использование: изобретение относится к микроэлектронике и может быть использовано при создании конструкций логических комбинированных Би-КМОП сверхбольших интегральных схем со сверхмалым потреблением мощности. Сущность: комплементарная биполярная схема И-НЕ содержит многоэмиттерный n-p-n-транзистор, переключательный n-p-n-транзистор, эмиттер которого соединен с общей шиной, а коллектор является выходом элемента, входами которого являются эмиттеры многоэмиттерного n-p-n-транзистора, а коллектор которого соединен с базой переключательного n-p-n-транзистора. Схема содержит также первый и второй p-n-p-транзисторы, коллектор первого p-n-p-транзистора соединен с базой многоэмиттерного n-p-n-транзистора, коллектор второго p-n-p-транзистора соединен с базой переключательного n-p-n-транзистора, к эмиттерам первого и второго p-n-p-транзисторов подключен электрод питания. В схеме базы первого и второго p-n-pтранзисторов совмещены и подключены к коллектору переключательного n-p-n-транзистора. 2 ил.

СПОСОБ УДАЛЕНИЯ ФОТОРЕЗИСТОВ С ПОВЕРХНОСТИ ПОЛУПРОВОДНИКОВЫХ ПЛАСТИН И ВСПОМОГАТЕЛЬНАЯ ПЛАСТИНА ДЛЯРЕАЛИЗАЦИИ СПОСОБА

... 1. Способ удаления фоторезистов с поверхности полупроводниковых пластин водным раствором озона при изготовлении интегральных схем, отличающийся тем, что над обрабатываемой поверхностью полупроводниковой пластины размещают выполненную из нейтрального для озона материала вспомогательную пластину, имеющую, по крайней мере, одно сквозное отверстие, и устанавливают между ними зазор, не превышающий 0,5 мм, который в процессе обработки пластин заполняют водным раствором озона. 2. Способ по п.1, отличающийся тем, что, по крайней мере, одну из пластин вращают для перемешивания водного раствора озона в зазоре. 3. Способ по п.1, отличающийся тем, что заполнение зазора между пластинами водным раствором озона осуществляют путем подачи раствора через отверстие вспомогательной пластины. 4. Способ по п.1, отличающийся тем, что при осуществлении заполнения зазора водным раствором озона производят раздельную подачу воды и озона в зазор через отверстия вспомогательной пластины. 5. Вспомогательная пластина ...

ЦЕПЬ УСИЛЕНИЯ НАПРЯЖЕНИЯ ДЛЯ ИСПОЛЬЗОВАНИЯ В ПОЛУПРОВОДНИКОВОМ ЗАПОМИНАЮЩЕМ УСТРОЙСТВЕ

Цепь усиления напряжения для усиления питающего напряжения VCC, подаваемого из системы, до желательного уровня усиливающего напряжения VPP. Цепь усиления напряжения содержит передающий транзистор, сформированный путем трехкарманногo процесса изготовления. Передающий транзистор имеет биполярные характеристики и действует как биполярный диод.

СПОСОБ УМЕНЬШЕНИЯ ОСТАТОЧНЫХ ТЕРМОМЕХАНИЧЕСКИХ НАПРЯЖЕНИЙ НА ГРАНИЦЕ ПОДЛОЖКА-МЕТАЛЛИЧЕСКОЕ ПОКРЫТИЕ

Изобретение относится к области микроэлектроники, а именно к способу производства полупроводниковых изделий, предусматривающего монтаж кристаллов к корпусам, для осуществления которого используется напыление металлического покрытия на обратную поверхность кристаллов в составе подложки. Сущность изобретения: способ уменьшения остаточных термомеханических напряжений на границе подложка - металлическое покрытие, заключающийся в том, что перед напылением металлических покрытий подложку изгибают в обратном направлении. Новым в способе уменьшения остаточных термомеханических напряжений на границе подложка - металлическое покрытие является то, что напыление осуществляют на обратную поверхность подложки через трафарет, имеющий сквозные отверстия, форма и размеры которых идентичны размерам кристаллов, а перемычки между отверстиями в трафарете соизмеримы с шириной разделительных дорожек, сформированных между кристаллами на лицевой поверхности подложки. 5 ил.

ПРОВЕРКА СХЕМЫ НА АСИНХРОННЫЙ СБРОС

... 1. Интегральная схема, содержащая схемную часть, имеющую по меньшей мере одну схемную часть с фиксацией состояния, выполненную с возможностью запоминания значения сигнала, которое сбрасывается в заданное значение сброса при принятии схемной частью сигнала сброса, и одну или более последовательных цепей тестового сканирования, каждая из которых имеет ряд ячеек цепи сканирования, причем по меньшей мере одна из последовательных цепей тестового сканирования выполнена с возможностью запоминания тестовых сигналов и подачи их на схемную часть, в качестве части выполнения проверки правильной работы этой схемной части, при этом тестовые сигналы подаются на схемную часть под управлением сигнала, обеспечивающего сканирование, и синхронно с тактовым сигналом, в которой последовательная цепь тестового сканирования включает ячейку цепи сканирования, генерирующую сигнал сброса, выполненную с возможностью, при запоминании заданного значения сигнала сброса, генерирования сигнала сброса под управлением сигнала ...

ПОЛУПРОВОДНИКОВАЯ ИНТЕГРАЛЬНАЯ СХЕМА

Полупроводниковая подложка

Интегральная структура

ИНТЕГРАЛЬНАЯ СТРУКТУРА, выполненная на полупроводниковой подложке , содержащая полевой транзистор с верхним и нижним затворами и биполярный р-п-р транзистор, изолированные друг от друга р-п переходом,. причем канал полевого и база р-п-р транзисторов имеют равномерное рас .пределение примеси противоположного подложке типа проводимости, верхний затвор полевого и эмиттер р-п-р-тран знсторов, а также нижний затвор полевого и коллектор р-п-р транзисторов выполнены в виде одинаковьк .областей и имеют одноименный тин проводимости , отличают а я с я тем, что, с целью повышения максимально допустимого рабочего напряжения структуры, в базе р-п-р транзистбра выполнена дополнительная об- fS ласть того же типа проводимости, при мыкающая к эмиттеруi а градиент кон (Л ;центрации примеси в ней не менее с ...

Твердотельный интегральный двунаправлен-Ный уСилиТЕль для лиНий СВязи

Схема управления потенциалом подложки твердых интегральных схем

Halbleiterschaltung

Eine Halbleiterschaltung wird gebildet, die eine hohe Durchschlagspannung aufweist, und die zur Ausgabe eines großen Stroms geeignet ist. Feldtransistoren (Q1, Q11) sind kreizgekoppelt. Der Gateanschluß des ersten Feldtransistors (Q1) und der Drainanschluß des zweiten Feldtransistors (Q11) sind nicht direkt mit dem Drainanschluß eines MOS-Transistors (Q4) verbunden, sondern mit dem Basisanschluß eines Bipolartransistors (Q12). Der zweite Feldtransistors (Q11) hat seinen Sourceanschluß mit dem Kollektoranschluß des Bipolartransistors (Q12) verbunden, und der MOS-Transistor (Q4) hat seinen Drainanschluß mit dem Emitteranschluß des Bipolartransistors (Q12) verbunden. Wenn der Stromverstärkungsfaktor des Bipolartransistors (Q12) als beta angenommen wird, dann kann der Strom des Ausgangssignals (SO) ungefähr beta-mal größer sein.

Vorrichtung und Verfahren zum Schutz einer integrierten Schaltung

VERFAHREN ZUR BILDUNG EINES KONDENSATORS

ELEKTROSTATISCHER ENTLADUNGSSCHUTZ FÜR EINEN ISFET-SENSOR

Halbleitergerät, das Schwankungen im Substratpotenzial zu verhindern fähig ist

Verfahren zur Herstellung einer Kondensatorstruktur

Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung

Integrierter Spannungsteiler

HERSTELLUNGSVERFAHREN VON GESCHICHTETEN UEBERGITTERMATERIALIEN UND VON DIESEN ENTHALTENDEN ELEKTRONISCHEN VORRICHTUNGEN

Monolithisch integrierte Struktur einer elektronischen Vorrichtung mit einer bestimmten unidirektionalen Konduktionsschwellenspannung

Leiterrahmen-Kondensator

Halbleiteranordnung mit Versorgungsbusleitungen

Halbleiteranordnung mit einem Schutzelement und Verfahren zu ihrer Herstellung

ANORDNUNG VERFLOCHTENER UND VERSCHLUNGENER WORTLEITUNGEN FUER HALBLEITERSPEICHER

Vorrichtung zur Aktivierung einer Vorspannungsquelle

Halbleiteranordnung und Herstellungsverfahren

Verfahren zur Herstellung eines Widerstands

Temperaturdetektionsschaltung zur Benutzung in einer Temperaturprotektionsschaltung

Verfahren zur Herstellung eines Stapelkondensator-DRAM

Elektrisch programmierbare Antischmelzsicherung niedriger Impedanz

Mikrorechner.

Halbleiteranordnung und Schaltung, geeignet für die Verwendung in intelligenten Leistungsschaltern

VORSPANNUNGSGENERATOR FUER EINE MONOLITHISCHE FESTKOERPERSCHALTUNG

Schutzvorrichtung gegen elektrostatische Entladung für einen IC-Anschluss und deren integrierte Struktur

HERSTELLUNGSVERFAHREN ZUR AUSBILDUNG EINES SELBSTAUSRICHTENDEN KONTAKTFENSTERS UND EINER VERBINDUNG IN EINER EPITAKTISCHEN SCHICHT UND BAUELEMENTSTRUKTUREN, DIE DIESES VERFAHREN VERWENDEN.

INTEGRIERTER SCHALTKREIS ZUR ABSCHIRMUNG VON LADUNGSTRAEGERINJEKTIONEN IN DAS SUBSTRAT, INSBESONDERE BEI SCHALTKREISEN MIT INDUKTIVEN UND KAPAZITIVEN LASTEN.

Verfahren zur Herstellung eines eingebetteten dynamischen Direktzugriffsspeichers

Clock driver circuit for embedded cell array

The circuit has a clock input driver (11) arranged in a main plane of a semiconductor substrate. An input node of the input driver is electrically connected to a pad (12) via an input line (13). The circuit also has several front drivers (15) arranged spaced apart. Input nodes of the front drivers are electrically connected to a common line (16). The line is electrically connected to an output node of the input driver. Output nodes of the front drivers are electrically connected to a second common line (18). Several main drivers (19) are arranged at fixed spacing on the main plane of the substrate. Input nodes of the main drivers are electrically connected to the second line. Output nodes are electrically connected to a third common line (22). The latter is connected to a number of clock signal supply lines (21). These are electrically connected to clock input nodes of several internal circuits (20) which each require a clock signal.

Referenzspannungsgenerator für dynamischen Specher mit wahlfreien Zugriff

Schutzvorrichtung gegen elektrostatische Entladungen mit reduziertem Leckstrom

Verfahren zum Herstellen eines Kontakts auf einem Halbleiterbauelement

Kondensator und Herstellungsverfahren

Substratvorspannungsgenerator ohne Oszillator

Integrierte Schaltung

Halbleiteranordnung mit einem Kondensator und einer vergrabenen Passivierungsschicht.

SCR-SCHUTZSTRUKTUREN UND -SCHUTZSCHALTUNG MIT REDUZIERTEN ZUENDSPANNUNG

Vertikale MOSFET-Vorrichtung mit Schutz.

Integrierte Halbleiterschaltung mit wählbaren Funktion und geringem Standby-Strom

CCD-TRANSVERSALFILTER

Temperaturdetektionsschaltung zur Benutzung in einer Temperaturprotektionsschaltung

Leitende Elektrodenschichten für ferroelektrische Kondensatoren in integrierten Schaltungen und Methode.

Integrierte Halbleiter-Schaltungseinheit mit Detektionsschaltung für Substrat-Potential

Integrierte Halbleiter-Schaltungseinheit mit Detektionsschaltung für Substrat-Potential

Mit einer ESD-Schutzschaltung versehenes Halbleiterbauelement

Mit einer ESD-Schaltung versehenes Halbleiterbauelement, welches aufweist: ein Halbleitersubstrat, einen aktiven Bereich (11; 21) auf dem Halbleitersubstrat, welcher eine Vielzahl von gleichmäßig beabstandeten Abschnitten (11a; 21a) aufweist, die sich von wenigstens einem Ende des aktiven Bereichs (11; 21) wegerstrecken, mit wenigstens einem Kontaktbereich (12; 22), der auf dem Halbleitersubstrat innerhalb des sich wegerstreckenden Abschnittes (11a; 21a) auf dem aktiven Bereich (11; 21) vorgesehen ist, und mit einer Vielzahl von gleichmäßig beabstandeten Gates (13; 23), die auf Abschnitten des aktiven Bereiches (11; 21) mit Ausnahme der sich wegerstreckenden Abschnitte (11a; 21a) gebildet sind und sich in der jeweils gleichen Richtung wie die beabstandeten Abschnitte (11a; 21a) wegerstrecken, wobei jedes Gate (13; 23) zwischen den sich wegerstreckenden bzw. verlängerten benachbarten Abschnitten (11a; 21a) des aktiven Bereiches (11; 21) angeordnet und gegenüber den verlängerten Abschnitten ...

HALBLEITERPLAETTCHEN

SCHUTZSCHALTUNG FÜR ELEKTRONISCHE BAUSTEINE, INSBESONDERE TREIBERBAUSTEINE

Laterales Halbleiterbauelement in Dünnfilm-SOI-Technik

MOS-HOCHSPANNUNGSSCHALTER

Verfahren zum Abgleich eines Antennenschwingkreises eines passiven Transponders

Eingangsschutzstruktur für integrierte Schaltungen.

MOS DEVICE WITH SUBSTRATE-BIAS GENERATING CIRCUIT

MEHRFACHERFASSUNGS-DFT-SYSTEM ZUM DETEKTIEREN ODER AUFFINDEN VON ÜBERSCHREITENDEN TAKTBEREICHSFEHLERN WÄHREND DER SELBSTPRÜFUNG ODER SCAN-PRÜFUNG

Halbleitervorrichtung mit IGBT-Zelle und Diodenzelle, sowie Verfahren zur Gestaltung hiervon

Eine Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat (4); eine IGBT-Zelle (10i, 50i), die in dem Halbleitersubstrat (4) angeordnet ist; und eine Diodenzelle (10d, 30d, 50d), die in dem Halbleitersubstrat (4) angeordnet ist, wobei das Halbleitersubstrat (4) eine erste Halbleiterschicht (4a) eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht (5) eines zweiten Leitfähigkeitstyps, eine dritte Halbleiterschicht (6) des ersten Leitfähigkeitstyps und eine vierte Halbleiterschicht (7) des ersten Leitfähigkeitstyps enthält; die erste Halbleiterschicht (4a) auf einer ersten Fläche des Halbleitersubstrats (4) angeordnet ist; die zweite Halbleiterschicht (5) und die dritte Halbleiterschicht (6) an einer zweiten Fläche des Halbleitersubstrats (4) benachbart einander angeordnet sind; die vierte Halbleiterschicht (7) zwischen der ersten Halbleiterschicht (4a) und den zweiten und dritten Halbleiterschichten (5, 6) eingeschlossen ist; die erste Halbleiterschicht (4a) eine Driftschicht ...

GATTERMATRIX.

Schaltvorrichtung zum Stromrichten und Stromrichtvorrichtung

Die vorliegende Erfindung schafft eine Schaltvorrichtung (100) zum Stromrichten, in der eine erste Gate-Elektrode (6), eine p-Kanalschicht (2) mit einem n-Emittergebiet (3), eine zweite Gate-Elektrode (13) und eine erdfreie p-Schicht (15) auf der Oberflächenseite eines n-Halbleitersubstrats (1) der Reihe nach wiederholt angeordnet sind. Ein Abstand a zwischen den zwei Gates (6, 13), zwischen denen die p-Kanalschicht (2) liegt, ist kleiner als ein Abstand b zwischen den zwei Gates (13, 6), zwischen denen die erdfreie p-Schicht (15) liegt, konfiguriert. Sowohl der ersten Gate-Elektrode (6) als auch der zweiten Gate-Elektrode (13) werden Ansteuersignale mit einer Zeitdifferenz des Ansteuerzeitpunkts zugeführt.

Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Es wird eine Technik bereitgestellt, die die Latch-up-Festigkeit eines IGBT oder einer Halbleitervorrichtung, die ähnlich dem IGBT arbeitet, verbessert und eine Ein-Spannung verringert. Eine Halbleitervorrichtung (1A) enthält eine Driftschicht (3) eines ersten Leitfähigkeitstyps, eine Mesa-Region (5), die zwischen benachbarten Gräben (4) auf der Driftschicht (3) angeordnet ist, eine Gate-Elektrode (8), die in jedem Graben (4) durch einen Gate-Isolierfilm (6) vergraben ist, eine Basisregion (9) eines zweiten Leitfähigkeitstyps, die in der Mesa-Region (5) vergraben ist, mehrere Emitterregionen (11) des ersten Leitfähigkeitstyps, die periodisch in einem Oberflächenschichtabschnitt der Basisregion (9) entlang einer längeren Richtung des Grabens (4) vergraben sind, und Kontaktregionen (12) des zweiten Leitfähigkeitstyps, die abwechselnd in der längeren Richtung zusammen mit den Emitterregionen (11) dergestalt vergraben sind, dass jede Emitterregion (11) zwischen den Kontaktregionen (12) angeordnet ...

ELEKTRONISCHE INTEGRIERTE SCHALTUNG MIT MINDESTENS EINEM ELEKTRONISCHEN BAUELEMENT

Integrierte Schaltungsanordnung zum Treiben einer induktiven Last

Halbleitervorrichtung

METHODE UND VORRICHTUNG FÜR FEHLANALYSE IN HALBLEITERFABRIKATION.

SENKRECHTER LEISTUNGSTRANSISTOR DES DMOS-TYPS MIT INTEGRIERTEM OPERATIONSZUSTANDSENSOR.

Dünnfilm-Feldeffekt-Transistormatrix zur Verwendung in Flüssigkristallanzeigen mit aktiver Matrix

SCHALTNETZWERK UND VERFAHREN ZUM SCHALTEN VON HOCHFREQUENZSIGNALEN

MONOLITISCH INTEGRIERTE MIKROWELLENSCHALTUNGSANORDNUNG.

Siliziumcarbidhalbleitervorrichtung

Eine Siliziumcarbidhalbleitervorrichtung weist auf: eine Elementisolationsschicht (14) und eine elektrische Feldrelaxationsschicht (15). Die Elementisolationsschicht liegt von der Oberfläche eines Basisbereichs (3) aus tiefer als der Basisbereich zwischen einem Hauptzellenbereich (Rm) und einem Erfassungszellenbereich (Rs) und isoliert den Hauptzellenbereich von dem Erfassungszellenbereich isoliert. Die elektrische Feldrelaxationsschicht liegt von einem Boden des Basisbereichs aus tiefer als die Elementisolationsschicht. Die elektrische Feldrelaxationsschicht ist in einen Hauptzellenbereichsabschnitt und einen Erfassungszellenbereichsabschnitt unterteilt. Wenigstens ein Teil der Elementisolationsschicht ist innerhalb eines Teilabschnitts der elektrischen Feldrelaxationsschicht angeordnet.

Integrierte Schaltung mit einer Austestumgebung.

Siliciumcarbid-Halbleiteranordnung und Verfahren zur Herstellung derselben

In Anbetracht des oben genannten Problems ist es eine Aufgabe der vorliegenden Erfindung, einen Rückfluss zu ermöglichen, ohne eine Körperelektrode in einem SiC-MOSFET zu betreiben. Eine Siliciumcarbid-Halbleiteranordnung der vorliegenden Erfindung umfasst eine Drain-Elektrode 27; eine ohmsche Elektrode 25 und eine Schottky-Elektrode 26, die an der Drain-Elektrode 27 jeweils in Kontakt mit der Drain-Elektrode 27 sind und nebeneinander sind; einen ersten Stehspannungshaltebereich 13 eines ersten Leitfähigkeitstyps, der an der ohmschen Elektrode in Kontakt mit der ohmschen Elektrode 25 ist; einen zweiten Stehspannungshaltebereich 14 eines zweiten Leitfähigkeitstyps, der an der Schottky-Elektrode in Kontakt mit der Schottky-Elektrode 26 ist und neben dem ersten Stehspannungshaltebereich ist; einen Quellbereich 15 des zweiten Leitfähigkeitstyps in Kontakt auf dem ersten Stehspannungshaltebereich 13 und dem zweiten Stehspannungshaltebereich 14; einen Source-Bereich 16 des ersten Leitfähigkeitstyps ...

Stromunterbrecher

Stromunterbrecher (10), mit:einem Halbleitersubstrat (12), in dem ein erstes und/oder zweites Schaltglied (14, 14) angeordnet ist;einer ersten Elektrode (18), die auf einer Oberfläche des Halbleitersubstrats (12) angeordnet ist;einer zweiten Elektrode (16), die auf der Oberfläche des Halbleitersubstrats (12) und getrennt von der ersten Elektrode (18) angeordnet ist;einer resistiven Schicht (22), die auf der Oberfläche des Halbleitersubstrats (12) angeordnet ist und die erste Elektrode (18) und die zweite Elektrode (16) verbindet;einem ersten Anschluss (32), der elektrisch mit der ersten Elektrode (18) verbunden ist, und einem zweiten Anschluss (28), der elektrisch mit der zweiten Elektrode (16) verbunden ist;einem ersten Bonddraht (34), der die erste Elektrode (18) elektrisch mit dem ersten Anschluss (32) verbindet und/oder einem zweiten Bonddraht (30), der die zweite Elektrode (16) elektrisch mit dem zweiten Anschluss (28) verbindet; undeinem Ansteuerschaltkreis (40), der ausgelegt ist ...

Masterslice-Halbleiteranordnung und Verfahren zu ihrer Herstellung

MOS-ANORDNUNG MIT VOLLSTÄNDIGEM ESD-SCHUTZ

Integrierte Halbleiterschaltung

Integrierte Halbleiterschaltung (B2), die auf einem gemeinsamen Halbleiterkörper (U2 bis U4) einen IGBT (Z1), eine mit dessen isolierter Gateelektrode verbundene Steuerschaltung (B1) mit einem n-Kanal-MOSFET (M1) und eine mit der Steuerschaltung (B1) und dem Emitteranschluss des IGBT (Z1) verbundene Schutzschaltung mit einer Zener-Diode (D1) aufweist, dadurch gekennzeichnet, – dass die Steuerschaltung (B1) zusätzlich einen p-Kanal-MOSFET (M2) und die Schutzschaltung zusätzlich zwei Schottky-Dioden (D2 und D3) enthält, – dass der Eingang (P1) der integrierten Halbleiterschaltung (B2) mit der Kathode der Zener-Diode (D1) und mit der Anode der einen Schottky-Diode (D2) verbunden ist, wobei die Kathode dieser Schottky-Diode (D2) an den Eingang der Steuerschaltung (B1) und an die Kathode der anderen Schottky-Diode (D3) angeschlossen ist und die Anode der Zener-Diode (D1) und die Anode der anderen Schottky-Diode (D3) mit dem Emitter des IGBT (Z1) verbunden sind, – wobei der Halbleiterkörper ( ...

Halbleitervorrichtung

Eine V¶dd¶-Source-Elektrode (15) ist in einer Region zwischen einem Feld-PMOS1 und einem Feld-PMOS2 als hochpotential-seitiger Schalter einer Verriegelungsschaltung ausgebildet. Diese Verriegelungsschaltung wird in einem Zustand verwendet, in dem eine untere Seite von einem der beiden hochpotential-seitigen Schalter vollständig verarmt ist. Der Feld-PMOS1 und der Feld-PMOS2 teilen sich eine P·+·-Dotierungsregion (12), eine N·+·-Dotierungsregion (14) und eine P·+·-Dotierungsregion (16), die mit der V¶dd¶-Source-Elektrode verbunden sind. Es ist deshalb möglich, eine Halbleitervorrichtung vorzusehen, bei der es möglich ist, die Fläche in der Richtung parallel zu der Hauptoberfläche eines Halbleitersubstrates zu verringern.

Leistungs-MOSFET

IGBT-Transistorbauteil

IGBT-Transistorbauteil mit hoher Schaltgeschwindigkeit, das ein IGBT-Bauteil mit einer ersten Gate-Elektrode (G1) und Kollektor- (75), Emitter- (70) und Basis- (63) Bereichen sowie einen MOSFET umfasst, der Source- und Drain-Bereiche und eine zweite Gate-Elektrode (G2) aufweist, wobei der Source-Bereich (76) des MOSFET mit dem Basisbereich (63) verbunden ist, der Drain-Bereich (77) des MOSFET mit dem Kollektorbereich (75) und mit einer Kollektorelektrode (104) verbunden ist, wobei der Kollektorbereich (75) auf der oberen Oberfläche des Halbleiterplättchens und lateral zu dem Emitterbereich (70, 71) angeordnet ist, und eine Emitterelektrode einen ersten mit dem Emitterbereich (70) verbundenen Abschnitt (102) auf der oberen Oberfläche des Halbleiterplättchens zur Bildung eines IGBT mit lateraler Stromleitung und einen zweiten Abschnitt (101) auf der unteren Oberfläche des Halbleiterplättchens aufweist, um einen IGBT mit vertikaler Stromleitung zu bilden, und wobei der Kanalbereich (71) des ...

Mikrocomputer

INTEGRIERTE HALBLEITERANORDNUNG

Semiconductor device comprises a lower layer with a main surface and a capacitor formed on the main surface of the lower layer

Semiconductor device comprises a lower layer (1) with a main surface and a capacitor formed on the main surface of the lower layer. The capacitor has a line and intermediate space structure (4) in which metal lines (3) are electrically connected by an insulating layer (2). The lines extend in a first direction of the main surface and are arranged in a second direction, vertical to the first direction. Preferred Features: The line and intermediate space structure has a first line (3a, 3b) acting as an electrode and a second line acting as another electrode, the first and second lines being alternately arranged.