Main sub-flip-flop with low power

Diese Offenbarung betrifft generell Datenverarbeitungseinrichtungen und insbesondere ein Verfahren, eine Einrichtung und/oder ein System zur Reduzierung der Leistungsanforderungen einer Haupt-Neben-Flipflop-Schaltung

Flipflops sind Speicherelemente, die für eine Pipeline-Verarbeitung und zur Speicherung des Zustands einer Schaltung verwendet werden. Sie sind fundamentale Strukturen für eine sequenzielle Logik und können durch ein Taktsignal gesteuert werden. Taktsignale können zyklisch sein und zwischen einem hohen und einem niedrigen Spannungspegel in jedem Zyklus hin und her schalten. An jeder ansteigenden Flanke des Taktsignals kann das Flipflop einen neuen Dateneingangszustand annehmen und diesen zu dem Ausgang weiterleiten. Sofern das Taktsignal nicht ausgeblendet ist, kann jedes Flipflop innerhalb einer Schaltung mit dem Ein- und Ausschalten des Taktsignals während jedes Taktzyklus beaufschlagt werden. Ein Flipflop kann eine parasitäre Kapazität haben, das heißt, eine unerwünschte Kapazität, die nicht beabsichtigt in einer Schaltung im Entwurf vorgesehen wird, die sich nur aus inneren Eigenschaften der Schaltung oder der Teilkomponenten innerhalb einer Schaltung ergibt. Die Einwirkung durch das schaltende Taktsignal kann bewirken, dass die parasitäre Kapazität eines Flipflops geladen und entladen wird. Die Ladung und Entladung der parasitären Kapazität in einem Flipflop kann Leistung verbrauchen, unabhängig davon, ob sich der Zustand der Eingangsdaten im Vergleich zum vorhergehenden Taktzyklus verändert hat. Da Flipflops die am häufigsten verwendeten sequenziellen Logikspeicherzellen in integrierten Schaltungen sind, kann die von der parasitären Kapazität verbrauchte Leistung einen großen Anteil der Leistungsaufnahme einer integrierten Schaltung repräsentieren.

Es sind ein Verfahren, eine Einrichtung und/oder ein System eines Haupt-Neben-Flipflops mit geringer Leistung offenbart.

In einem Aspekt kann eine Flipflop-Schaltung eine Haupt-Signalspeicherschaltung umfassen, die ausgebildet ist, ein Eingangssignal aufzunehmen, wenn ein Taktsignal bei einem ersten Pegel ist, und ein vorhergehendes Eingangssignal zu halten, wenn das Taktsignal auf einem zweiten Pegel ist. Die Einrichtung kann ferner eine Neben-Signalspeicherschaltung aufweisen, die ausgebildet ist, ein Ausgangssignal aus der Haupt-Signalspeicherschaltung aufzunehmen, wenn das Taktsignal bei dem zweiten Pegel ist, und ein vorhergehendes Ausgangssignal der Haupt-Signalspeicherschaltung zu halten, wenn das Taktsignal auf dem ersten Pegel ist. Ferner kann die Einrichtung eine Hochzieh-Logikschaltung aufweisen, die ausgebildet ist zu ermöglichen, dass die Haupt-Signalspeicherschaltung mit einer Versorgungsspannung verbunden wird, wenn das Taktsignal auf dem ersten Pegel ist, und zu ermöglichen, dass die Neben-Signalspeicherschaltung mit der Versorgungsspannung verbunden wird, wenn das Taktsignal auf dem ersten Pegel ist, wobei die Haupt-Signalspeicherschaltung und die Neben-Signalspeicherschaltung durch die gleiche Hochzieh-Logikschaltung mit der Versorgungsspannung verbunden werden.

In einem weiteren Aspekt kann eine Flipflop-Schaltung umfassen: eine getaktete Hochzieh-Komponente mit einem ersten getakteten Transistor, der mit einer Versorgungsspannung verbunden ist, einem zweiten getakteten Transistor, der mit der Versorgungsspannung verbunden ist, und eine Haupt-Signalspeicherkomponente, die ausgebildet ist, einen Pegel einer eingebettetem Logikfunktion eines Dateneingangsbündels zu einem Haupt-Wahr-Speicherknoten weiter zu verbreiten, und einen komplementären Pegel der eingebetteten Logikfunktion des Dateneingangsbündels zu einem Haupt-Komplementärspeicherknoten weiter zu verbreiten. Die Haupt-Signalspeicherkomponente kann ausgebildet sein zu ermöglichen, dass die eingebetteten Logikfunktionswerte des Dateneingangsbündels sich zu dem Haupt-Wahr-Speicherknoten und zu dem Haupt-Komplementärspeicherknoten ausbreiten, wenn ein Taktsignal auf einem ersten Pegel ist, und vorhergehenden Werte des Haupt-Wahr-Speicherknotens und des Haupt-Komplementärspeicherknotens zu halten, wenn das Taktsignal auf einem zweiten Pegel ist. Die Haupt-Signalspeicherschaltung kann einen komplementären Hochzieh-Logikkegel aufweisen, der ausgebildet ist, einen komplementären Pegel der eingebettetem Logikfunktion des Dateneingangsbündels zu erzeugen, und ist zwischen dem ersten getakteten Transistor und dem Haupt-Komplementärspeicherknoten angeschlossen. Die Haupt-Signalspeicherschaltung kann ferner einen wahren Hochzieh-Logikkegel umfassen, der ausgebildet ist, einen wahren Pegel der eingebetteten Logikfunktion des Dateneingangssignals zu erzeugen, und ist zwischen dem zweiten getakteten Transistor und dem Haupt-Wahr-Speicherknoten angeschlossen. Die Flipflop-Schaltung kann ferner eine Neben-Signalspeicherkomponente umfassen mit meinem Neben-Wahr-Speicherknoten und einem Neben-Komplementärspeicherknoten, wobei der Neben-Wahr-Speicherknoten kommunizierend mit dem Haupt-Wahr-Speicherknoten verbunden wird, wenn das Taktsignal auf dem zweiten Pegel ist, so dass ein Wert des Neben-Wahr-Speicherknotens gleich dem Wert des Haupt-Wahr-Speicherknotens ist, und wobei sie entkoppelt wird, wenn das Taktsignal auf dem ersten Pegel ist, so dass der Neben-Wahr-Speicherknoten einen vorhergehenden Wert bewahrt. Der Neben-Komplementärspeicherknoten kann kommunizierend mit dem Haupt-Komplementärspeicherknoten verbunden werden, wenn das Taktsignal auf dem zweiten Pegel ist, so dass ein Wert des Neben-Komplementärspeicherknotens gleich dem Wert des Haupt-Komplementärspeicherknotens ist, und kann entkoppelt werden, wenn das Taktsignal auf dem zweiten Pegel ist, so dass der Neben-Komplementärspeicherknoten einen vorhergehenden Wert bewahrt. Die Neben-Signalspeicherkomponente kann einen Transistor umfassen, der von dem Neben-Wahr-Speicherknoten angesteuert wird, der zwischen den ersten getakteten Transistoren und dem Neben-Komplementärspeicherknoten angeschlossen ist. Die Neben-Signalspeicherkomponente kann ferner einen Transistor aufweisen, der von dem Neben-Komplementärspeicherknoten angesteuert wird, der mit dem zweiten getakteten Transistor und dem Neben-Wahr-Speicherknoten verbunden ist.

In einem weiteren Aspekt umfasst eine Flipflop-Schaltung eine getaktete Hochzieh-Komponente mit einem ersten getakteten Herabzieh-Transistor, der mit einer Massespannung verbunden ist, und einem zweiten getakteten Herabzieh-Transistor, der mit Massespannung verbunden ist, und einer Haupt-Signalspeicherkomponente, die ausgebildet ist, einen wahren Pegel einer eingebetteten Logikfunktion eines Dateneingangsbündels zu einem Haupt-Wahr-Speicherknoten auszubreiten, und einen komplementären Wert des Pegels der eingebetteten Logikfunktion des Dateneingangsbündels zu einem Haupt-Komplementärspeicherknoten auszubreiten. Die Haupt-Signalspeicherkomponente kann ausgebildet sein zu ermöglichen, dass der durch Dateneingabe ausgelöste Logikfunktionswert und sein Komplement zu dem Haupt-Wahr-Speicherknoten und zu dem Haupt-Komplementärspeicherknoten weitergeleitet werden, wenn ein Taktsignal auf einem ersten Pegel ist, und dass vorhergehende Werte des Haupt-Wahr-Speicherknotens und des Haupt-Komplementärspeicherknotens gehalten werden, wenn das Taktsignal auf einem zweiten Pegel ist. Die Haupt-Signalspeicherkomponente kann ferner einen komplementären Herabzieh-Logikkegel aufweisen, der ausgebildet ist, einen komplementären Pegel der eingebetteten Logikfunktion des Dateneingangsbündels, der zwischen dem ersten getakteten Herabzieh-Transistor und dem Haupt-Komplementärspeicherknoten angeschlossen ist, zu erzeugen, und einen wahren Herabzieh-Logikkegel umfasst, der ausgebildet ist, einen wahren Pegel der eingebettetem Logikfunktion des Dateneingangsbündels zu erzeugen, der zwischen dem zweiten Herabzieh-Transistor mit Taktausblendung und dem Haupt-Wahr-Speicherknoten angeschlossen ist. Die Flipflop-Schaltung kann ferner eine Neben-Signalspeicherkomponente umfassen, mit einem Neben-Wahr-Speicherknoten und einem Neben-Komplementärspeicherknoten, wobei der Neben-Wahr-Speicherknoten kommunizierend mit dem Haupt-Wahr-Speicherknoten verbunden ist, wenn das Taktsignal auf dem zweiten Pegel ist, so dass ein Wert des Neben-Wahr-Speicherknotens gleich dem Wert des Haupt-Wahr-Speicherknotens ist, und wobei es entkoppelt wird, wenn das Taktsignal auf dem ersten Pegel ist, so dass der Neben-Wahr-Speicherknoten einen vorhergehenden Wert bewahrt, und wobei der Neben-Komplementärspeicherknoten kommunizierend mit dem Haupt-Komplementärspeicherknoten verbunden ist, wenn das Taktsignal auf dem zweiten Pegel ist, so dass ein Wert des Neben-Komplementärspeicherknotens gleich dem Wert des Haupt-Komplementärspeicherknotens ist, und entkoppelt wird, wenn das Taktsignal auf dem ersten Pegel ist, so dass der Neben-Komplementärspeicherknoten einen vorhergehenden Wert bewahrt. Die Neben-Signalspeicherkomponente kann einen Transistor umfassen, der von dem Neben-Wahr-Speicherknoten ausgeblendet wird, der zwischen dem ersten getakteten Herabzieh-Transistor und dem Neben-Komplementärspeicherknoten angeschlossen ist, und einen Transistor, der von den Neben-Komplementärspeicherknoten angesteuert wird, und zwischen dem zweiten getakteten Herabzieh-Transistor und dem Neben-Wahr-Speicherknoten angeschlossen ist.

In einem weiteren Aspekt kann eine Flipflop-Schaltung eine getaktete Hochzieh-Komponente umfassen mit einem ersten getakteten Transistor, der mit einer Versorgungsspannung verbunden ist, einem zweiten getakteten Transistor, der mit der Versorgungsspannung verbunden ist, und einer Haupt-Signalspeicherkomponente, die ausgebildet ist, einen ersten Pegel eines Dateneingangssignals an einen Haupt-Wahr-Speicherknoten zu übertragen, und ein Komplement des Pegels des Dateneingangssignals an einen Haupt-Komplementärspeicherknoten zu übertragen. Die Haupt-Signalspeicherkomponente kann ausgebildet sein zu ermöglichen, dass der Dateneingangssignalwert und sein Komplement zu dem Haupt-Wahr-Speicherknoten und entsprechend zu dem Haupt-Komplementärspeicherknoten übertragen werden, wenn ein Taktsignal auf einem ersten Pegel ist, und vorhergehende Werte des Haupt-Wahr-Speicherknotens und des Haupt-Komplementärspeicherknotens zu halten, wenn das Taktsignal auf einem zweiten Pegel ist. Die Haupt-Signalspeicherschaltung kann einen Transistor umfassen, der von einem wahren Pegel des Dateneingangssignals angesteuert wird, und zwischen dem ersten getakteten Transistor und dem Haupt-Komplementärspeicherknoten angeschlossen ist. Die Haupt-Signalspeicherschaltung kann ferner einen Transistor umfassen, der von einem komplementären Pegel des Dateneingangssignals angesteuert wird und zwischen dem zweiten getakteten Transistor und dem Haupt-Wahr-Speicherknoten angeschlossen ist. Die Flipflop-Schaltung kann ferner eine Neben-Signalspeicherkomponente aufweisen mit einem Neben-Wahr-Speicherknoten und einem Neben-Komplementärspeicherknoten, wobei der Neben-Wahr-Speicherknoten kommunizierend mit dem Haupt-Wahr-Speicherknoten verbunden ist, wenn das Taktsignal auf dem zweiten Pegel ist, so dass ein Wert des Neben-Wahr-Speicherknotens gleich dem Wert des Haupt-Wahr-Speicherknotens ist, und entkoppelt wird, wenn das Taktsignal auf dem ersten Pegel ist, so dass der Neben-Wahr-Speicherknoten einen vorhergehenden Wert bewahrt. Der Neben-Komplementärspeicherknoten kann kommunizierend mit dem Haupt-Komplementärspeicherknoten verbunden sein, wenn das Taktsignal auf dem zweiten Pegel ist, so dass ein Wert des Neben-Komplementärspeicherknotens gleich ist dem Wert des Haupt-Komplementärspeicherknotens, und kann entkoppelt werden, wenn das Taktsignal auf dem zweiten Pegel ist, so dass der Neben-Komplementärspeicherknoten einen vorhergehenden Wert bewahrt. Die Neben-Signalspeicherkomponente kann einen Transistor umfassen, der von dem Neben-Wahr-Speicherknoten angesteuert wird und zwischen den ersten getakteten Transistoren und dem Neben-Komplementärspeicherknoten angeschlossen ist. Die Neben-Signalspeicherkomponente kann ferner einen Transistor aufweisen, der von dem Neben-Komplementärspeicherknoten angesteuert ist und mit dem zweiten Transistor mit Taktausblendung und dem Neben-Wahr-Speicherknoten angeschlossen ist.

In einem weiteren Aspekt kann ein System zur Einrichtung eines Flipflops eine getaktete Hochzieh-Komponente enthalten mit einem ersten getakteten Hochzieh-Transistor, der mit einer Versorgungsspannung verbunden ist, und einen zweiten getakteten Hochzieh-Transistor, der mit der Versorgungsspannung verbunden ist. Das System kann ferner eine Haupt-Signalspeicherkomponente umfassen, die ausgebildet ist, einen wahren Pegel eines Dateneingangssignals an einen Haupt-Wahr-Speicherknoten zu übergeben, und ein Komplement des Pegels des Dateneingangssignals an einen Haupt-Komplementärspeicherknoten zu übergeben, wenn ein Taktsignal auf einem ersten Pegel ist, und einen ersten Wert des Haupt-Wahr-Speicherknotens und einen zweiten Wert des Haupt-Komplementärspeicherknotens konstant zu halten, wenn ein Taktsignal auf einem zweiten Pegel ist. Die Haupt-Signalspeicherkomponente kann einen komplementären Hochzieh-Logikkegel aufweisen, der ausgebildet ist, eine komplementäre eingebettete Logikfunktion zu erzeugen, indem eine hohe Spannung auf der Grundlage des Pegels des Dateneingangssignals weitergeleitet wird, das zwischen dem ersten getakteten Hochzieh-Transistor und dem Haupt-Komplementspeicherknoten angeschlossen ist, und einen wahren Hochzieh-Logikkegel, der ausgebildet ist, eine wahre eingebettete Logikfunktion zu erzeugen, indem eine hohe Spannung auf der Grundlage eines Pegels des Dateneingangssignals weitergeleitet wird, das zwischen dem zweiten getakteten Hochzieh-Transistor und dem Haupt-Wahr-Speicherknoten angeschlossen ist. Das System kann ferner eine Neben-Signalspeicherkomponente aufweisen mit einem Neben-Wahr-Speicherknoten und einen Neben-Komplementärspeicherknoten, die so ausgebildet sind, dass der Neben-Wahr-Speicherknoten kommunizierend mit dem Haupt-Wahr-Speicherknoten verbunden ist, wenn das Taktsignal auf dem zweiten Pegel ist, so dass ein Wert des Neben-Wahr-Speicherknotens gleich ist dem Wert des Haupt-Wahr-Speicherknotens, und entkoppelt wird, wenn das Taktsignal auf dem ersten Pegel ist, so dass der Neben-Wahr-Speicherknoten einen vorhergehenden Wert bewahrt, und so ausgebildet ist, dass der Neben-Komplementärspeicherknoten kommunizierend mit dem Haupt-Komplementärspeicherknoten verbunden wird, wenn das Taktsignal auf dem zweiten Pegel ist, so dass ein Wert des Neben-Komplementärspeicherknotens gleich ist dem Wert des Haupt-Komplementärspeicherknotens, und entkoppelt wird, wenn das Taktsignal auf dem ersten Pegel ist, so dass der Neben-Komplementärspeicherknoten einen vorhergehenden Wert bewahrt. Die Neben-Signalspeicherkomponente kann ferner einen Transistor umfassen, der von dem Neben-Wahr-Speicherknoten angesteuert ist und zwischen dem ersten getakteten Hochzieh-Transistor und dem Neben-Komplementärspeicherknoten angeschlossen ist, und einen Transistor, der von dem Neben-Komplementärspeicherknoten angesteuert ist und zwischen dem zweiten getakteten Hochzieh-Transistor und den Neben-Wahr-Speicherknoten angeschlossen ist.

In einem weiteren Aspekt kann eine Flipflopschaltung eine getaktete Hochzieh-Komponente mit einem ersten getakteten PMOS-Transistor, der mit einer Versorgungsspannung verbunden ist, einem zweiten getakteten PMOS-Transistor, der mit der Versorgungsspannung verbunden ist, und eine Haupt-Signalspeicherkomponente aufweisen, die ausgebildet ist, einen Pegel eines Dateneingangssignals an einen Haupt-Wahr-Speicherknoten zu übergeben, und ein Komplement des Pegels des Dateneingangssignals an einen Haupt-Komplementärspeicherknoten zu übergeben. Die Haupt-Signalspeicherkomponente kann ausgebildet sein zu ermöglichen, dass die Dateneingangssignalwerte an den Haupt-Wahr-Speicherknoten und den Haupt-Komplementärspeicherknoten übergeben werden, wenn ein Taktsignal tief ist, und vorhergehende Werte des Haupt-Wahr-Speicherknotens und des Haupt-Komplementärspeicherknotens zu halten, wenn das Taktsignal hoch ist. Die Haupt-Signalspeicherschaltung kann einen PMOS-Transistor umfassen, der von einem wahren Pegel des Dateneingangssignals angesteuert wird, und zwischen dem ersten getakteten PMOS-Transistor und dem Haupt-Komplementärspeicherknoten angeschlossen ist. Die Haupt-Signalspeicherschaltung kann ferner einen PMOS-Transistor umfassen, der von einem komplementären Pegel des Dateneingangssignals angesteuert wird und zwischen dem zweiten getakteten PMOS-Transistor und dem Haupt-Wahr-Speicherknoten angeschlossen ist. Die Flipflop-Schaltung kann ferner eine Neben-Signalspeicherkomponente umfassen mit einem Neben-Wahr-Speicherknoten und einem Neben-Komplementärspeicherknoten, wobei der Neben-Wahr-Speicherknoten kommunizierend mit dem Haupt-Wahr-Speicherknoten verbunden wird, wenn das Taktsignal hoch ist, so dass ein Wert des Neben-Wahr-Speicherknotens gleich ist dem Wert des Haupt-Wahrspeicherknotens, und entkoppelt wird, wenn das Taktsignal tief ist, so dass der Neben-Wahr-Speicherknoten einen vorhergehenden Wert bewahrt. Der Neben-Komplementärspeicherknoten kann kommunizierend mit dem Haupt-Komplementärspeicherknoten verbunden werden, wenn das Taktsignal hoch ist, so dass ein Wert des Neben-Komplementärspeicherknotens gleich dem Wert des Haupt-Komplementärspeicherknotens ist, und kann entkoppelt werden, wenn das Taktsignal tief ist, so dass der Neben-Komplementärspeicherknoten einen vorhergehenden Wert bewahrt. Die Neben-Signalspeicherkomponente kann einen PMOS-Transistor umfassen, der von dem Neben-Wahr-Speicherknoten angesteuert wird und zwischen den ersten getakteten PMOS-Transistoren und dem Neben-Komplementärspeicherknoten angeschlossen ist. Die Neben-Signalspeicherkomponente kann ferner einen PMOS-Transistor umfassen, der von dem Neben-Komplementärspeicherknoten angesteuert ist und mit dem zweiten getakteten PMOS-Transistor und dem Neben-Wahr-Speicherknoten verbunden ist.

In einem weiteren Aspekt umfasst eine Flipflop-Schaltung eine getaktete Herabzieh-Komponente mit ersten getakteten NMOS-Transistoren, die mit Masse verbunden sind, und mit einem zweiten getakteten NMOS-Transistor, der mit Masse verbunden ist, und einer Haupt-Signalspeicherkomponente, die ausgebildet ist, einen Pegel eines Dateneingangssignals an einen Haupt-Wahr-Speicherknoten zu übergeben, und ein Komplement des Pegels des Dateneingangssignals an einen Haupt-Komplementärspeicherknoten zu übergeben. Die Haupt-Signalspeicherkomponente kann ausgebildet sein zu ermöglichen, dass Dateneingangssignalwerte an den Haupt-WaHR-Speicherknoten und den Haupt-Komplementärspeicherknoten übergeben werden, wenn ein Taktsignal hoch ist, und vorhergehende Werte des Haupt-Wahr-Speicherknotens und des Haupt-Komplementärspeicherknotens zu halten, wenn das Taktsignal tief ist. Die Haupt-Signalspeicherschaltung kann einen NMOS-Transistor umfassen, der von einem wahren Pegel des Dateneingangssignals angesteuert wird und zwischen dem ersten getakteten NMOS-Transistor und dem Haupt-Komplementärspeicherknoten angeschlossen ist. Die Haupt-Signalspeicherschaltung kann ferner einen NMOS-Transistor umfassen, der von einem komplementären Pegel des Dateneingangssignals angesteuert wird und zwischen dem zweiten getakteten NMOS-Transistor und dem Haupt-Wahr-Speicherknoten angeschlossen ist. Die Flipflop-Schaltung kann ferner eine Neben-Signalspeicherkomponente umfassen mit einem Neben-Wahr-Speicherknoten und einem Neben-Komplementärspeicherknoten, wobei der Neben-Wahr-Speicherknoten kommunizierend mit dem Haupt-Wahr-Speicherknoten verbunden wird, denn das Taktsignal tief ist, so dass ein Wert des Neben-Wahr-Speicherknotens gleich dem Wert des Haupt-Wahr-Speicherknotens ist, und entkoppelt wird, wenn das Taktsignal hoch ist, so dass der Neben-Wahr-Speicherknoten einen vorhergehenden Wert bewahrt. Der Neben-Komplementärspeicherknoten kann kommunizierend mit dem Haupt-Komplementärspeicherknoten verbunden werden, wenn das Taktsignal tief ist, so dass ein Wert des Neben-Komplementärspeicherknotens gleich dem Wert des Haupt-Komplementärspeicherknotens ist, und kann entkoppelt werden, wenn das Taktsignal hoch ist, so dass der Neben-Komplementärspeicherknoten einen vorhergehenden Wert bewahrt. Die Neben-Signalspeicherkomponente kann einen NMOS-Transistor umfassen, der von dem Neben-Wahr-Speicherknoten angesteuert wird und zwischen dem ersten getakteten NMOS-Transistor und dem Neben-Komplementärspeicherknoten angeschlossen ist. Die Neben-Signalspeicherkomponente kann einen NMOS-Transistor umfassen, der von dem Neben-Komplementärspeicherknoten angesteuert wird und mit den zweiten getakteten NMOS-Transistoren und dem Neben-Wahr-Speicherknoten verbunden ist.

Die hierin offenbarten Verfahren und Systeme können in beliebigen Einrichtungen zum Erreichen diverse Aspekte realisiert werden und können in Form eines nicht-flüchtigen maschinenlesbaren Mediums ausgeführt werden, das eine Gruppe an Befehlen enthält, die, wenn sie von einer Maschine ausgeführt werden, die Maschine veranlassen, jegliche hierin offenbarten Operationen auszuführen. Andere Merkmale gehen aus den begleitenden Zeichnungen und aus der folgenden detaillierten Beschreibung hervor.

Die Ausführungsformen dieser Erfindung sind beispielhaft und nicht beschränkend in den Figuren der begleitenden Zeichnungen dargestellt, in denen gleiche Bezugszeichen ähnliche Elemente bezeichnen, und in denen:

1 eine Blockansicht eines Haupt-Neben-Flipflops mit geringer Leistung gemäß einer oder mehreren Ausführungsformen ist.

2 ein Schaltbild eines Haupt-Neben-Flipflops mit geringer Leistung mit zwei getakteten PMOS-Hochzieh-Transistoren und zwei getakteten NMOS-Herabzieh-Transistoren gemäß einer oder mehreren Ausführungsformen ist.

3 ein Schaltbild eines Haupt-Neben-Flipflops mit geringer Leistung mit zwei weniger nicht getakteten PMOS-Hochzieh-Transistoren und alternativen m-Halte-Verbindungen gemäß einer oder mehreren Ausführungsformen ist.

4 ein Schaltbild eines Haupt-Neben-Flipflops mit geringer Leistung mit einer Verbindung zwischen zwei getakteten NMOS-Herabzieh-Transistoren und zwei Knoten in der Haupt-Signalspeicherschaltung gemäß einer oder mehreren Ausführungsformen ist.

5 ein Prozessflussdiagramm eines Haupt-Neben-Flipflops mit geringer Leistung gemäß einer oder mehreren Ausführungsformen ist.

6 ein Diagramm auf hoher Abstraktionsebene eines Haupt-Neben-Flipflops mit geringer Leistung mit eingebetteter Logikfunktion ist mit einer wahren Hochzieh-Logik, einer komplementären Hochzieh-Logik, einer wahren Herabzieh-Logik und einer komplementären Herabzieh-Logik.

Andere Merkmale der vorliegenden Ausführungsformen gehen aus den begleitenden Zeichnungen und aus der folgenden detaillierten Beschreibung hervor.

Beispielhafte Ausführungsformen, die nachfolgend beschrieben sind, können eingesetzt werden, um ein Verfahren, ein System und/oder eine Einrichtung zur Realisierung eines Haupt-Neben-Flipflops bzw. eines Master-Slave-Flipflops mit geringer Leistung bereitzustellen.

1 Zeit gemäß einer oder mehreren Ausführungsformen eine Blockansicht eines Haupt-Neben-Flipflops mit geringer Leistung (LPMSFF) 100. In einer oder mehreren Ausführungsformen kann das LPMSFF 100 eine Haupt-Signalspeicherschaltung 110 aufweisen, die kommunizierend mit einem Dateneingangssignal D 105 verbunden ist. In einer oder mehreren Ausführungsformen kann D 105 einen digitalen Wert, etwa 0, 1, hoch, tief, ein, aus, war, falsch, usw. repräsentieren. Im hierin verwendeten Sinne kann ein „Pegel” eines digitalen Wertes synonym mit einem „Zustand” eines digitalen Wertes verwendet werden. In einer oder mehreren Ausführungsformen kann das LPMSFF 100 eine Hochzieh-Logikschaltung 102 und eine Herabzieh-Logikschaltung 104 aufweisen. Die Hochzieh-Logikschaltung 102 und die Herabzieh-Logikschaltung 104 können kommunizierend mit einem Taktsignal CP 130 verbunden sein. Das CP 130 kann ein periodisches Rechtecksignal sein, das zwischen einem hohen Zustand und einem tiefen Zustand abwechselt und eine ansteigende und eine abfallende Flanke aufweist. Die Hochzieh-Logikschaltung 102 kann ausgebildet sein, eine Verbindung mit einer Versorgungsspannung während eines gegebenen Zustands von CP 130 und/oder einem gegebenen Übergang zwischen Zuständen von CP 130 zu ermöglichen. Die Herabzieh-Logikschaltung 104 kann ausgebildet sein, eine Verbindung zu Masse während eines gegebenen Zustands von CP 130 und/oder bei einem gegebenen Übergang zwischen Zuständen von CP 130 zu ermöglichen. Beispielsweise kann die Hochzieh-Logikschaltung 102 eine Verbindung zur Versorgungsspannung ermöglichen, wenn CP 130 in einem hohen Zustand (1) ist, und/oder die Herabzieh-Logikschaltung 104 kann eine Verbindung zu Masse ermöglichen, wenn CP 130 in einem tiefen Zustand (0) ist.

1 zeigt ferner gemäß einer oder mehreren Ausführungsformen die Haupt-Signalspeicherschaltung 110 (die auch als eine Haupt-Signalspeicherkomponente bezeichnet werden kann), wenn diese kommunizierend mit der Hochzieh-Logikschaltung 102 verbunden ist und/oder optional wenn die Haupt-Signalspeicherschaltung 110 kommunizierend mit der Herabzieh-Logikschaltung 104 verbunden wird. In einer Ausführungsform kann die Haupt-Signalspeicherschaltung 110 einen transparenten Modus und/oder einen Speichermodus aufweisen. In dem transparenten Modus kann gemäß einer oder mehreren Ausführungsformen die Haupt-Signalspeicherschaltung 110 aktiviert werden, um eine neue Eingabe aus D 105 aufzunehmen, wenn CP 130 in einem speziellen Zustand ist und/oder wenn CP 130 von einem Zustand in einen anderen Zustand übergeht. In einem Speichermodus kann gemäß einer oder mehreren Ausführungsformen die Haupt-Signalspeicherschaltung 110 so ausgebildet sein, dass sie eine neue Eingabe aus D 105 nicht akzeptiert, aber den Wert, der zuvor von D 105 übernommen wurde, im Speicher bewahrt und den zuvor akzeptierten und gespeicherten Wert von D 105 über einen Haupt-Wahr-Speicherknoten m 112 ausgibt. In einer oder mehreren Ausführungsformen kann die Haupt-Signalspeicherschaltung 110 ein Komplement des zuvor genannten zuvor gespeicherten Wertes von D 105 über einen Haupt-Komplementärspeicherknoten mN 114 ausgeben, wenn der Speichermodus vorliegt. Die Haupt-Signalspeicherschaltung 110 kann im Speichermodus sein, wenn CP 130 in einem komplementären Zustand in Bezug auf den Zustand ist, in welchem die Haupt-Signalspeicherschaltung 110 in einem transparenten Modus aktiviert würde. Beispielsweise kann die Haupt-Signalspeicherschaltung 110 in einen transparenten Modus sein, wenn das CP 130 in einem tiefen Zustand (0) ist, und die Haupt-Signalspeicherschaltung 110 kann in einem Speichermodus sein, wenn CP 130 in einem hohen Zustand (1) ist, oder umgekehrt.

In einer oder mehreren Ausführungsformen kann gemäß 1 CP 130 indirekt steuern, ob die Haupt-Signalspeicherschaltung 110 in einem transparenten Modus oder im Speichermodus ist, wobei dies über die Hochzieh-Logikschaltung 102 und/oder die Herabzieh-Logikschaltung 104 erfolgen kann. Wenn beispielsweise CP 130 im tiefen Zustand ist (0), kann es die Hochzieh-Logikschaltung 102 aktivieren, eine Verbindung zu einer Versorgungsspannung herzustellen, und die Hochzieh-Logikschaltung 102 kann wiederum Leistung zu einem Teil der Haupt-Signalspeicherschaltung 110 zuführen, so dass die Haupt-Signalspeicherschaltung 110 in der Lage ist, einen neuen Eingangswert von D 105 aufzunehmen, und die Haupt-Signalspeicherschaltung 110 in den transparenten Modus zu versetzen.

1 Zeit gemäß einer oder mehreren Ausführungsformen ferner eine Neben-Signalspeicherschaltung 120 (die hierin auch als eine Neben-Signalspeicherkomponente bezeichnet werden kann). In einer oder mehreren Ausführungsformen ist die Neben-Signalspeicherschaltung 120 kommunizierend mit der Haupt-Signalspeicherschaltung 110, der Hochzieh-Logikschaltung 102 und der Herabzieh-Logikschaltung 104 verbunden. Die Neben-Signalspeicherschaltung 120 kann kommunizierend mit der Haupt-Signalspeicherschaltung 110 über m 112 und/oder mN 114 verbunden werden. In einer oder mehreren Ausführungsformen kann die Neben-Signalspeicherschaltung 120 einen transparenten Modus und/oder einen Speichermodus aufweisen. In einem transparenten Modus kann gemäß einer oder mehreren Ausführungsformen die Neben-Signalspeicherschaltung 120 aktiviert werden, um eine neue Eingabe aus der Haupt-Signalspeicherschaltung 110 über m 112 und/oder mN 114 zu übernehmen, wenn CP 130 in einem speziellen Zustand ist und/oder wenn CP 130 von einem Zustand in einen anderen Zustand übergeht. Im Speichermodus kann gemäß einer oder mehreren Ausführungsformen die Neben-Signalspeicherschaltung 120 so ausgebildet sein, dass sie eine neue Eingabe aus der Haupt-Signalspeicherschaltung 110 nicht aufnimmt, aber im Speicher einen Wert bewahrt, der zuvor aus der Haupt-Signalspeicherschaltung 110 über m 112 und/oder mN 114 aufgenommen wurde; und sie kann den zuvor in der Neben-Signalspeicherschaltung 120 gespeicherten Wert über ein Ausgangssignal Q 140 ausgeben. Die Neben-Signalspeicherschaltung 120 kann im Speichermodus sein, wenn CP 130 in einem komplementären Zustand in Bezug auf den Zustand ist, in welchem die Neben-Signalspeicherschaltung 120 aktiviert würde, um im transparenten Modus zu sein. Beispielsweise kann die Neben-Signalspeicherschaltung 120 im Speichermoduls sein, wenn CP 130 im tiefen Zustand (0) ist, oder umgekehrt.

In einer oder mehreren Ausführungsformen kann gemäß 1 CP 130 indirekt steuern, ob die Neben-Signalspeicherschaltung 120 im transparenten Modus oder im Speichermodus ist mittels der Hochzieh-Logikschaltung 102 und/oder der Herabzieh-Logikschaltung 104. Wenn beispielsweise CP 130 in einem hohen Zustand ist (1), kann sie die Herabzieh-Logikschaltung 104 aktivieren, um eine Verbindung zu Masse herzustellen, woraufhin die Herabzieh-Logikschaltung 104 einen Teil der Neben-Signalspeicherschaltung 120 mit Masse verbindet, so dass die Neben-Signalspeicherschaltung 120 in der Lage ist, eine neue Eingabe aus der Haupt-Signalspeicherschaltung 110 über m 112 und/oder mN 114 zu empfangen, wodurch die Signal-Speicherschaltung 120 in den transparenten Modus versetzt wird und der Wert des Eingangs m 112 an den Ausgang Q 140 übergeben wird.

Gemäß einer oder mehreren Ausführungsformen kann die Hochzieh-Logikschaltung 102 ein oder mehrere Schaltungselemente aufweisen. Die Herabzieh-Logikschaltung 104 kann gemäß einer oder mehreren Ausführungsformen ein oder mehrere Schaltungselemente aufweisen. In einer oder mehreren Ausführungsformen kann ein Schaltungselement, das in der Hochzieh-Logikschaltung 102 und/oder der Herabzieh-Logikschaltung 104 enthalten ist, ein Transistor sein. Elektronische Schaltungselemente, wozu Transistoren gehören, können eine parasitäre Kapazität besitzen. Eine parasitäre Kapazität eines Schaltungselements ist eine unerwünschte Kapazität, die nicht absichtlich beim Entwurf in das Schaltungselement eingebaut wird, sondern lediglich aus inneren Eigenschaften des Schaltungselements resultiert. In einer oder mehreren Ausführungsformen kann CP 130 zwischen einem hohen Spannungswert und einem tiefen Spannungswert abwechseln, wodurch ein Schaltungselement in der Hochzieh-Logikschaltung 102 und/oder ein Schaltungselement in der Herabzieh-Logikschaltung 104 mit einer Spannung beaufschlagt wird, die zwischen einem hohen Wert und einem tiefen Wert abwechselt. Die zuvor genannte Beaufschlagung mit Spannung, die zwischen einem hohen Wert und einem tiefen Wert abwechselt, kann bewirken, dass die parasitäre Kapazität des Schaltungselements in der Hochzieh-Logikschaltung 102 und/oder eines Schaltungselements in der Herabzieh-Logikschaltung 104 abwechselnd geladen und entladen wird. In einer oder mehreren Ausführungsformen kann die zuvor genannte Ladung und Entladung der parasitären Kapazität eines Schaltungselements in der Hochzieh-Logikschaltung 102 und/oder der Herabzieh-Logikschaltung 104 zu einem parasitären Leistungsverbrauch durch ein Flipflop bei jedem Hoch/Tief-Zyklus von CP 130 führen, unabhängig davon, ob sich ein anderer Eingangswert oder Ausgangswert, der zu dem Flipflop gehört, während des gleichen Zyklus von CP 130 ändert. In einer oder mehreren Ausführungsformen können die Hochzieh-Logikschaltung 102 und/oder die Herabzieh-Logikschaltung 104 gemeinsam von der Haupt-Signalspeicherschaltung 110 und der Neben-Signalspeicherschaltung 120 genutzt werden. In einer oder mehreren Ausführungsformen kann die genannte gemeinsame Benutzung die Gesamtzahl an Schaltungselementen reduzieren, die den Hoch/Tief-Zyklen von CP 130 unterliegen, wodurch wiederum die parasitären Leistungsverluste aufgrund der parasitären Kapazität reduziert werden können und somit auch die gesamte Leistungsaufnahme eines LPMSFF auf einen Pegel unter der Leistungsaufnahme eines Flipflops reduziert wird, in welchem die Hochzieh-Logikschaltung 102 und/oder die Herabzieh-Logikschaltung 104 nicht gemeinsam von der Haupt-Signalspeicherschaltung 110 und der Neben-Signalspeicherschaltung 120 verwendet würden.

In einer oder mehreren Ausführungsformen können mehrere LPMSFF miteinander verbunden sein. Beispielsweise kann der Ausgang Q 140 eines ersten LPMSFF als Eingang D 105 für eine zweite LPMSFF verwendet werden.

Die in den 2, 3, 4 und 6 gezeigten anschaulichen Ausführungsformen zeigen die Verwendung einer komplementären Metall-Oxid-Halbleiter-(CMOS)Technik. Die CMOS-Technik kann komplementäre und symmetrische n-Metall-Oxid-Halbleiter (NMOS) und p-Metall-Oxid-Halbleiter (PMOS) verwenden. In einer oder mehreren Ausführungsformen, wie dies beispielhaft in den 2, 2, 4 und 6 gezeigt ist; kann die LPMSFF so ausgebildet sein, dass die Weitergabe eines neuen Datenzustands zum Ausgang so gezeigt ist, dass er an der ansteigenden Flanke des Taktsignals auftritt. Andere Formen des LPMSFF können vom Fachmann verwendet werden und liegen innerhalb des Schutzbereichs der hierin erläuterten anschaulichen Ausführungsformen. Beispielsweise erkennt der Fachmann, dass alternative Ausführungsformen, die so ausgebildet sind, dass die Weiterleitung eines neuen Datenzustands zum Ausgang an einer abfallenden Flanke eines Taktsignals auftreten kann, eingerichtet werden kann, indem die gezeigten PMOS-Transistoren durch NMOS-Transistoren ausgetauscht werden und die gezeigten NMOS-Transistoren durch PMOS-Transistoren ausgetauscht werden, indem die Versorgungsspannung mit einer Massespannung ausgetauscht wird und indem Masse mit der Versorgungsspannung ausgetauscht wird. In einer oder mehreren Ausführungsformen ist ein Haupt-Neben-Flipflop, das einen neuen Zustand von Daten bei einer ansteigenden Flanke an den Ausgang überträgt, ein positives Flanken-Flipflop, wobei eine positive Flanke ein Übergang zwischen einem ersten Pegel des Taktsignals und einem zweiten Pegel des Taktsignals ist, wobei der erste Pegel des Taktsignals ein tiefer Pegel des Taktsignals und der zweite Pegel des Taktsignals ein hoher Pegel des Taktsignals ist. In einer oder mehreren Ausführungsformen ist ein Haupt-Neben-Flipflop, das einen neuen Zustand von Daten an den Ausgang bei einer abfallenden Flanke übergibt, ein negatives Flanken-Flipflop, wobei eine negative Flanke ein Übergang zwischen einem ersten Pegel des Taktsignals und einen zweiten Pegel des Taktsignals ist, wobei der erste Pegel des Taktsignals ein hoher Pegel des Taktsignals und wobei der zweite Pegel des Taktsignals ein tiefer Pegel des Taktsignals ist.

2 zeigt ein LPMSFF gemäß einer oder mehreren Ausführungsformen. In einer oder mehreren Ausführungsformen kann das LPMSFF zwölf PMOS-Transistoren (202, 204, 210, 212, 218, 220, 222, 224, 234, 236, 240, 242) aufweisen, und kann zwölf NMOS-Transistoren (206, 208, 214, 216, 226, 228, 230, 232, 244, 246, 248, 250) aufweisen und kann zwei Inverter (260, 262) aufweisen. Ein Inverter kann zwei Transistoren enthalten. Ein Transistor kann drei Knoten haben; ein Source, ein Gate und ein Drain. Ein NMOS-Transistor kann ausgebildet sein, einen Stromfluss zwischen dem Source-Knoten und dem Drain-Knoten zu ermöglichen, wenn der Gate-Knoten mit einer hohen Spannung oder 1 verbunden ist. Ein PMOS-Transistor kann ausgebildet sein, einen Stromfluss zwischen dem Source-Knoten und dem Drain-Knoten zu ermöglichen, wenn der Gate-Knoten mit einer tiefen Spannung oder 0 verbunden ist. Wenn ein Transistor in einem Zustand ist, in welchem ein Stromfluss zwischen seinem Source-Knoten und seinen Drain-Knoten möglich ist, wird gesagt, dass er EIN ist, und sonst wird er als AUS bezeichnet. Man kann sagen, dass ein Transistor EIN/AUS „geschaltet” wird an seinem Gate-Knoten oder synonym EIN/AUS an seinem Gate-Knoten „angesteuert” wird. Ein Inverter kann einen Eingangsknoten und einen Ausgangsknoten aufweisen, wobei der Inverter ausgebildet ist, ein Ausgangssignal zu erzeugen, das das Komplement des Signals an dem Eingangsknoten ist. Beispielsweise kann ein Inverter ein Hoch oder 1 als Eingang empfangen und kann in Tief oder 0 als Ausgang senden; oder ein Inverter kann ein tief oder 0 als Eingang empfangen und kann ein Hoch oder 1 als Ausgang senden. Ein Inverter kann aus einem oder mehr Transistoren aufgebaut sein. In einer oder mehreren Ausführungsformen kann das Taktsignal CP 130 zwischen hohen und tiefen Werten oder Zuständen verlaufen, wobei ein hoher Wert eine 1 und ein tiefer wird eine 0 repräsentiert.

In einer oder mehreren Ausführungsformen, wie in 2 gezeigt ist, kann die Haupt-Signalspeicherschaltung 110 Transistoren (204, 206, 212, 214) aufweisen, wobei die zuvor genannten Transistoren als kreuzgekoppelter Inverter konfiguriert sind, um eine Speicherschaltung zu bilden. In einer oder mehreren Ausführungsformen kann die Haupt-Signalspeicherschaltung 110 auch Transistoren (230, 248) aufweisen. In einer oder mehreren Ausführungsformen kann die Neben-Signalspeicherschaltung 120 Transistoren (222, 224, 240, 242) aufweisen, wobei die zuvor genannten Transistoren als kreuzgekoppelte Inverter konfiguriert sind, um eine Speicherschaltung zu bilden. In einer oder mehreren Ausführungsformen kann die Hochzieh-Logikschaltung 102 einen oder mehrere Transistoren aufweisen, wobei die zuvor genannten einen oder mehrere Transistoren ausgebildet sind, eine Verbindung zu einer Versorgungsspannung zu ermöglichen. In einem Beispiel, wie in 2 gezeigt ist, kann die Hochzieh-Logikschaltung 102 einen Transistor 218 und einen Transistor 234 aufweisen. Die Transistoren (218, 234) können zwischen dem EIN und AUS Zustand durch das Taktsignal CP 130 hin und her geschaltet werden. Transistoren, die zwischen den Zuständen EIN und AUS durch das Taktsignal CP 130 umgeschaltet werden, sind getaktete Transistoren oder Transistor mit Taktansteuerung. Transistoren, die nicht direkt zwischen den Zuständen EIN und AUS durch CP 130 geschaltet werden können, sind nicht getaktete Transistoren. In einer oder mehreren Ausführungsformen kann die Herabzieh-Logikschaltung 104 einen oder mehrere Transistoren aufweisen, wobei die genannten Transistoren ausgebildet sind, eine Verbindung zu einer Masse zu ermöglichen. In einem Beispiel, wie in 2 gezeigt ist, kann die Herabzieh-Logikschaltung 104 einen Transistor 232 und einen Transistor 250 aufweisen. Die Transistoren (232, 250) können zwischen den Zuständen EIN und AUS durch das Taktsignal CP 130 hin und her geschaltet werden.

In einer oder mehreren Ausführungsformen können, gemäß 2, die Transistoren (202, 208) von D 105 geschaltet/angesteuert werden; und die Transistoren (210, 206) können von dN 270 geschaltet/angesteuert werden. In einer oder mehreren Ausführungsformen sind die Transistoren (204, 206, 230, 240, 246) von m 112 geschaltet/angesteuert werden; und die Transistoren (212, 214, 222, 226, 248) können durch mN 114 geschaltet/angesteuert werden. In einer oder mehreren Ausführungsformen können die Transistoren (236, 242, 244) durch einen Neben-Wahr-Speicherknoten s 275 geschaltet/angesteuert werden; und die Transistoren (220, 224, 228) können durch einen Neben-Komplementärspeicherknoten sN 280 geschaltet/angesteuert werden.

In einer oder mehreren Ausführungsformen können gemäß 2, wenn CP 130 gleich ist zu 1, die Transistoren (218, 234) AUS sein, und die Transistoren (232, 250) sind EIN. In einer oder mehreren Ausführungsformen kann der Eingang D 105 einen digitalen Wert mit hoch, tief, ein, aus, wahr, falsch, 0, 1, usw. haben. In einer oder mehreren Ausführungsformen sind, wenn CP 130 gleich 1 und D 105 gleich 1 ist, der Transistor 202 AUS und der Transistor 208 EIN. In einer oder mehreren Ausführungsformen läuft, wenn D 105 gleich 1 ist, dieses Signal durch den Inverter 260, woraus sich ergibt, dass dN 270 den komplementären Wert von 0 hat. Wenn dN 270 gleich 0 ist, dann ist der Transistor 210 EIN und der Transistor 216 ist AUS.

Wenn gemäß einer oder mehreren Ausführungsformen m 112 anfänglich gleich 1 ist, dann wäre der Transistor 206 EIN und der Transistor 204 wäre AUS; damit wird mN 114 über den Transistor 206 und dem Transistor 208 mit Masse verbunden. Wenn mN 114 mit Masse verbunden ist, hat es eine tiefe Spannung und ist gleich 0. Wenn mN 114 gleich 0 ist, dann ist der Transistor 212 EIN und der Transistor 214 ist AUS; daher wird m 112 mit der Versorgungsspannung über den Transistor 212 verbunden und wird auf einer hohen Spannung bleiben und gleich 1 sein.

Wenn gemäß einer Ausführungsform CP 130 gleich 1 ist, D 105 gleich 1 ist, und m 112 anfänglich gleich 0 ist, dann ist der Transistor 204 EIN und der Transistor 206 ist AUS; daher wird mN 114 mit der Versorgungsspannung über den Transistor 204 verbunden und mN 114 ist gleich 1. Wenn mN 114 gleich 1 ist, dann ist der Transistor 212 AUS und der Transistor 214 ist EIN; das bewirkt, dass m 112 mit Masse über den Transistor 214 und den Transistor 216 verbunden wird; daher ist dann der Wert von m 112 tief oder 0 und wird mit seinen anfänglichen Wert beibehalten.

Wenn gemäß einer Ausführungsform CP 130 gleich 1 ist und D 105 gleich 0 ist; dann ist der Transistor 202 EIN und der Transistor 208 ist AUS. Da dN 270 gleich dem Komplement von D 105 ist aufgrund des Inverters 206, ist dann dN 270 gleich 1, wodurch bewirkt wird, dass der Transistor 210 AUS ist und der Transistor 216 EIN ist. Eine Änderung des Wertes von D von 1 auf 0, wenn CP 130 gleich 1 ist, beeinflusst den Wert von m 112 oder mN 114 in einer oder mehreren Ausführungsformen nicht, da die Werte von m 112 und mN 114 durch einen der Transistoren beeinflusst werden, die durch D 105 oder dN 270 EIN/AUS geschaltet werden (das heißt 202, 208, 210, 116).

Insgesamt gilt, dass gemäß einer oder mehreren Ausführungsformen, wie in 2 gezeigt ist, m 112 und mN 114 ihre anfänglichen Werte beibehalten unabhängig vom Wert von D 105, wenn CP 130 gleich 1 ist.

Gemäß einer oder mehreren Ausführungsformen ist, wie in 2 gezeigt ist, wenn CP 130 gleich 0 ist, der Transistor 218 EIN und der Transistor 234 ist EIN, und der Transistor 232 und der Transistor 250 sind AUS. Daher werden cpv0 285 und cpv1 290 mit der Versorgungsspannung verbunden und beide sind gleich 1.

Wenn in einer oder mehreren Ausführungsformen CP 130 gleich 1 ist und D 105 ebenfalls gleich 1 ist, dann ist dN 270 gleich 0, da dN 270 das Komplement von D 105 aufgrund des Inverters 260 ist. Wenn D 130 gleich 1 ist, dann ist der Transistor 202 AUS und der Transistor 208 ist EIN. Wenn dN 270 gleich 0 ist, dann ist der Transistor 216 AUS und der Transistor 210 ist EIN. Daher wird in einer oder mehreren Ausführungsformen m 112 mit der Versorgungsspannung über den Transistor 210 und den Transistor 218 verbunden, so dass m 112 gleich 1 gesetzt wird, unabhängig von seinen anfänglichen Zustand. Wenn m 112 gleich 1 ist, dann ist der Transistor 204 AUS und der Transistor 206 ist EIN; wodurch bewirkt wird, dass mN 114 über den Transistor 206 und den Transistor 208 mit Masse verbunden wird, so dass mN 114 auf tief gesetzt wird und gleich 0 ist, unabhängig von dem anfänglichen Wert von mN 114. Wenn mN 114 gleich 0 ist, dann ist der Transistor 212 EIN und der Transistor 214 ist AUS; daher wird m 112 ebenfalls mit der Versorgungsspannung über den Transistor 212 sowie über die Transistoren (210, 218) verbunden.

Wenn gemäß einer oder mehreren Ausführungsformen, wie dies durch 2 dargestellt ist, CP 130 gleich 0 und D 105 gleich 0 ist, dann ist dN 270 gleich 1 aufgrund des Inverters 260; und der Transistor 202 ist EIN, der Transistor 208 ist AUS, der Transistor 216 ist EIN und der Transistor 210 ist AUS. In einer oder mehreren Ausführungsformen wird bei eingeschaltetem Transistoren 202 und 216 mN 114 über den Transistor 202 und den Transistor 234 mit der Versorgungsspannung verbunden; daher wird mN 114 auf hoch gesetzte und ist gleich 1, unabhängig von seinem Anfangswert. Wenn mN 114 gleich 1 ist, dann ist der Transistor EIN und der Transistor 212 ist AUS, wodurch m 112 über den Transistor 214 und den Transistor 216 mit Masse verbunden wird. So dass m 112 auf tief gesetzt wird und gleich 0 ist, unabhängig von dem Anfangswert von m 112. Wenn m 112 gleich 0 ist, dann ist der Transistor 204 EIN und der Transistor 206 ist AUS, so dass mN 114 über den Transistor 204 sowie über die Transistoren 202 und 234 mit der Versorgungsspannung verbunden wird.

In einer oder mehreren Ausführungsformen gilt insgesamt für die Haupt-Signalspeicherschaltung 110, dass, wenn CP 130 gleich 0 ist, dann m 112 gleichgesetzt wird dem Wert von D 105, und mN 114 wird auf einen Wert gleich dem Komplement von m 112 gesetzt; wenn jedoch CP 130 gleich 1 ist, dann behalten sowohl m 112 als auch mN 114 ihre anfänglichen Werte bei, unabhängig von den Wert von D 105.

2 zeigt ferner gemäß einer oder mehreren Ausführungsformen, dass, wenn CP 130 gleich 0 ist, dann der Transistor 218 und der Transistor 234 EIN sind, der Transistor 234 und der Transistor 250 AUS sind; daher ist der Knoten cpv0 285 über den Transistor 218 mit der Versorgungsspannung verbunden, ein Knoten cpv1 290 wird über den Transistor 234 mit der Versorgungsspannung verbunden, und sowohl cpv0 285 als auch cpv1 290 sind gleich 1. In einer oder mehreren Ausführungsformen wird, wie zuvor beschrieben ist, wenn CP 130 gleich 0 ist, m 112 auf einen Wert gleich dem Wert von D 105 gesetzt. Wenn CP 130 gleich 0 ist, und wenn D 105 gleich 1 ist, dann ist dN 270 gleich 0 (das Komplement von D 105 aufgrund des Inverters 260), m 112 wird auf 1 gesetzt und mN 114, d. h. das Komplement von m 112, wird gleich 0 gesetzt. Wenn D 105 gleich 1 und dN 270 gleich 0 ist, dann ist der Transistor 202 AUS, der Transistor 208 ist EIN, der Transistor 216 ist AUS und der Transistor 210 ist EIN. Wenn ferner D 105 gleich 1 ist, und m 112 gleich 1 ist, dann ist mN 114 gleich 0, und der Transistor 240 ist AUS, der Transistor 246 ist EIN, der Transistor 230 ist EIN, der Transistor 222 ist EIN, der Transistor 226 ist AUS und der Transistor 248 ist AUS.

Wenn unter den zuvor genannten Bedingungen gemäß einer oder mehreren Ausführungsformen CPU 130 gleich 0 und D 105 gleich 1 ist und der Anfangswert des Neben-Wahr-Speicherknotens s 275 gleich 1 ist, dann ist der Transistor 236 AUS, der Transistor 242 ist AUS und der Transistor 244 ist EIN. Daher wird der Neben-Komplementärspeicherknoten sN 280 über den Transistor 244 mit Masse verbunden, so dass sN 280 gleich 0 ist. Wenn sN 280 gleich 0 ist, dann ist der Transistor 220 EIN, der Transistor 224 ist EIN und der Transistor 228 ist AUS. Daher wird s 275 über die Transistoren 218, 220 mit der Versorgungsspannung verbunden; ebenso durch die Transistoren (224, 222); so dass s 275 seinen anfänglichen Wert von 1 beibehält.

Wenn gemäß einer oder mehreren Ausführungsformen CP 130 gleich 0 und D 105 gleich 1 ist und wenn der Anfangswert von s 275 gleich 0 ist; dann ist der Transistor 236 EIN, der Transistor 242 ist EIN und der Transistor 244 ist AUS. Daher wird sN 280 über die Transistoren 236, 234 mit der Versorgungsspannung verbunden; und somit wird sN 280 auf hoch gesetzt und ist gleich 1 unabhängig von dem anfänglichen Wert von sN 280. Wenn sN 280 gleich 1 ist, dann ist der Transistor 220 AUS und der Transistor 222 ist AUS, und der Transistor 228 ist EIN, wodurch bewirkt wird, dass s 275 über den Transistor 228 mit Masse verbunden wird, so dass s 275 gleich 0 ist; so dass s 275 seinen anfänglichen Wert beibehält. Wenn somit CP 130 gleich 0 ist und D 105 gleich 1 ist; behält s 275 seinen anfänglichen Wert bei; d. h., s 275 wird nicht auf den Wert gesetzt, der als m 112 in der Haupt-Signalspeicherschaltung 110 gespeichert ist. Wenn s 275 seinen anfänglichen Wert beibehält, dann wird Q 140 ebenfalls seinen ursprünglichen Wert beibehalten; da Q 140 indirekt gleich ist zu s2 175; aufgrund dessen, dass Q 140 gleich ist zu dem Komplement von sN 280, aufgrund des Wertes von sN 280, der den Inverter 262 durchläuft; und sN 280 gleich dem Komplement von s 275 ist, so dass Q = sN' = s. (Das Apostroph-Symbol „'” kann verwendet werden, um ein Komplement anzuzeigen, beispielsweise wenn s 275 gleich 1 ist, dann ist s' gleich 0 und daher ist das Komplement von sN gleich zu s'.)

2 zeigt ebenfalls, das gemäß einer oder mehreren Ausführungsformen, wenn CP 130 gleich 0 ist, m 112 gleichgesetzt wird zu D 105, wie zuvor beschrieben ist. Wenn beispielsweise CP 130 gleich 0 ist und D 105 gleich 0 ist, dann ist dN 270 gleich 1 (das Komplement von D 105 aufgrund des Inverters 260), m 112 wird gleich 0 gesetzt und mN 114, d. h. das Komplement von m 112, wird gleich 1 gesetzt. Unter den zuvor genannten Bedingungen sind in einer oder mehreren Ausführungsformen der Transistor 218 EIN, der Transistor 234 EIN, der Transistor 232 AUS, der Transistor 250 AUS, der Transistor 202 EIN, der Transistor 208 AUS, der Transistor 216 EIN, der Transistor 210 AUS, der Transistor 240 EIN, der Transistor 246 AUS, der Transistor 230 AUS, der Transistor 222 EIN, der Transistor 220 EIN und der Transistor 248 AUS.

In einer oder mehreren Ausführungsformen gilt, wenn die Transistoren (218, 234, 202, 216, 240, 222, 220) EIN sind und wenn die Transistoren (232, 250, 208, 210, 246, 230, 248) AUS sind; wenn der Anfangswert von s2 75 gleich 1 ist, dann sind der Transistor 236 AUS, der Transistor 242 AUS, und der Transistor 244 EIN. Daher wird sN 280 über den Transistor 244 mit Masse verbunden, so dass sN 280 tief ist und gleich 0 ist. Wenn sN 280 gleich 0 ist, dann sind der Transistor 220 EIN, der Transistor 224 EIN und der Transistor 228 AUS. Somit wird s 275 über die Transistoren (218, 220) und über die Transistoren (224, 222) mit der Versorgungsspannung verbunden; und daher erhält s2 75 seinen anfänglichen Wert von 1 bei.

Wenn in einer oder mehreren Ausführungsformen die Transistoren (218, 234, 202, 216, 240, 222, 220) EIN sind und wenn die Transistoren (232, 250, 208, 210, 246, 230, 248) AUS sind; und wenn der Anfangswert von s 275 gleich 0 ist, dann sind der Transistor 236 EIN, der Transistor 242 EIN und der Transistor 244 AUS. Daher wird sN 280 über die Transistoren (236, 234) mit der Versorgungsspannung verbunden, so dass sN 280 gleich 1 ist, unabhängig von dem Anfangswert von sN 280. Wenn sN 280 gleich 1 ist, dann sind der Transistor 222 AUS, der Transistor 222 AUS und der Transistor 228 EIN. Somit wird s 275 über den Transistor 228 mit Masse verbunden, und s 275 behält seinen Anfangswert von 0 bei.

Insgesamt gilt in einer oder mehreren Ausführungsformen für die Neben-Signalspeicherschaltung 120, wenn CP 130 gleich 0 ist, dass s 275, sN 280 und daher Q 140 ihren anfänglichen Werte beibehalten, unabhängig von den Werten von D 105, m 112 oder mN 114.

Wenn in einer oder mehreren Ausführungsformen gemäß 2 CP 130 gleich 1 ist, dann sind der Transistor 232 EIN, der Transistor 250 EIN, der Transistor 218 AUS und der Transistor 234 AUS. Wenn ferner CP 130 gleich 1 ist, wie zuvor gezeigt ist, dann behalten m 112 und mN 114 ihre anfänglichen Werte bei, unabhängig von dem Wert von D 105. Wenn der Anfangswert von m 112 1 ist, dann sind der Transistor 240 AUS, der Transistor 246 EIN und der Transistor 230 EIN. Wenn m 112 gleich 1 ist, ist sein Komplement m 114 gleich 0. Wenn mN 114 gleich 0 ist, dann sind der Transistor 222 EIN, der Transistor 230 AUS und der Transistor 248 AUS. Mit eingeschalteten Transistoren (246, 250) wird sN 280 über die Transistoren (246, 250) auf Masse geschaltet und wird daher auf tief gesetzt und somit gleich 0, unabhängig von dem Anfangswert von sN 280. Wenn sn 280 gleich 0 ist, dann sind der Transistor 220 EIN, der Transistor 224 EIN und der Transistor 228 AUS. Daher wird s2 75 über die Transistoren (224, 222) mit der Versorgungsspannung verbunden, so dass s 275 gleich 1 gesetzt wird, unabhängig von dem Anfangswert von s 275. Daher wird Q 140 gleich 1 gesetzt, unabhängig von dem Anfangswert von Q 140, da Q = sN' (Grund des Inverters 262) und sN' = s, so dass Q = sN' = s.

Wenn in einer oder mehreren Ausführungsformen, wie in 2 gezeigt ist, CP 130 gleich 1 ist, dann sind der Transistor 232 EIN, der Transistor 250 EIN, der Transistor 218 AUS und der Transistor 234 AUS. Wenn CP 130 gleich 1 ist, m 112 gleich 0 ist, dann sind der Transistor 240 EIN, der Transistor 246 AUS und der Transistor 230 AUS. Wenn m 112 gleich 1 ist, ist sein Komplement mN 114 gleich 0, wodurch der Transistor 222 auf AUS, der Transistor 226 auf EIN und der Transistor 248 auf EIN gesetzt werden. Daher wird s 275 über die Transistoren (226, 232) mit Masse verbunden, und s 275 wird auf tief gesetzt und ist gleich 0, unabhängig von dem Anfangswert von s 275. Daher wird Q 140 ebenfalls gleich 0 gesetzt, unabhängig von dem Anfangswert von Q 140, da Q = sN' (aufgrund des Inverters 262) und sN' = s, so dass Q = sN' = s.

Wenn insgesamt in einer oder mehreren Ausführungsformen, wie in 2 gezeigt ist, CP 130 gleich 1 ist, dann werden der Wert von s 275 und daher der Wert von Q 140 auf den Wert von m 112 gesetzt.

Die obigen Operationen einer anschaulichen Ausführungsform, wie sie in 2 gezeigt sind, können in tabellarischer Form, wie nachfolgend gezeigt, zusammengefasst werden.

2 zeigt ferner gemäß einer oder mehreren Ausführungsformen, dass D 105 den Transistor 202 EIN/AUS schalten kann, dN 270 den Transistor 210 EIN/AUS schalten kann, mN 114 den Transistor 226 EIN/AUS schalten kann und m 112 den Transistor 246 EIN/AUS schalten kann. Gemäß einer oder mehreren Ausführungsformen und wie zuvor in Verbindung mit 2 beschrieben ist, kann, wenn andere Bedingungen in dem LPMSFF es zulassen, mN 114 mit der Versorgungsspannung über den Transistor 202 verbunden werden, m 112 kann über den Transistor 210 mit der Versorgungsspannung verbunden werden, s 275 kann über den Transistor 226 mit Masse verbunden werden, und s 280 kann über den Transistor 246 mit Masse verbunden werden. Wenn in einer oder mehreren Ausführungsformen ein Signal der Versorgungsspannung verbunden wird, wird es auf einen hohen Wert (1) geschaltet, unabhängig von seinem vorhergehenden Wert, und wenn ein Signal mit Masse verbunden wird, wird es auf einen tiefen Wert (0) unabhängig von seinem anfänglichen Wert geschaltet. In einer oder mehreren Ausführungsformen kann D 105 ein Dateneingangssignal für die Haupt-Signalspeicherschaltung 110 sein und das Komplement von D 105, dN 270, kann als ein Dateneingangssignal für die Haupt-Signalspeicherschaltung 110 dienen. Die Ausgangssignale aus der Haupt-Signalspeicherschaltung 110, m 112 und mN 114, können als Dateneingangssignal für die Neben-Signalspeicherschaltung 120 dienen. Daher sind in einer oder mehreren Ausführungsformen die Transistoren (202, 210, 226, 246) Datenübergabetransistoren, da die Transistoren (202, 210) ermöglichen, dass der Datenwert der Signale D 105 und dN 270 an m 112 und/oder mN 114 übergeben wird; und die Transistoren (226, 246) ermöglichen, dass der Datenwert der Signale m 112 und mN 114 an s 275 und/oder sN 280 übergeben wird.

Ferner zeigt 2 gemäß einer oder mehreren Ausführungsformen, das mN 114 den Transistor 248 EIN/AUS schalten kann, m 112 den Transistor 230 EIN/AUS schalten kann, s 275 den Transistor 236 EIN/AUS schalten kann und sN 280 den Transistor 220 EIN/AUS schalten kann. In einer oder mehreren Ausführungsformen ist mN 114 das Komplement von m 112, und sM 280 ist das Komplement von s 275. Wenn beispielsweise m 112 gleich 1 ist, dann ist mN 114 gleich 0, und umgekehrt; und wenn s 275 gleich 1 ist, dann ist sN 280 gleich 0, und umgekehrt. Wenn in einer oder mehreren Ausführungsformen s 275 gleich 1 ist, dann ist der Transistor 236 AUS, so dass sN 280 nicht über den Transistor 236 mit der Versorgungsspannung verbunden ist. Wenn in einer oder mehreren Ausführungsformen s 275 gleich 0 ist, und wenn dann andere Bedingungen in dem LPMSFF erfüllt sind, wie in den zuvor genannten Ausführungsformen beschrieben ist, dann wird sN 280 über den Transistor 236 mit der Versorgungsspannung verbunden. Wenn daher s 275 anfänglich 0 ist, dann ermöglicht der Transistor 236, dass sN 280 gleich 1 ist; oder wenn s 275 anfänglich 1 ist, dann ermöglicht der Transistor 236, das sN 280 gleich 0 ist. Daher kann in einer oder mehreren Ausführungsformen der Transistor 236 dabei helfen, die komplementäre Abhängigkeit zwischen s 275 und sN 280 beizubehalten und kann dabei helfen, die anfänglichen Werte von s 275 und sN 280 zu bewahren. Wenn in einer oder mehreren Ausführungsformen sN 280 gleich 1 ist, dann ist der Transistor 220 AUS, so dass s 275 nicht über den Transistor 220 mit der Versorgungsspannung verbunden wird. Wenn in einer oder mehreren Ausführungsformen sN 280 anfänglich gleich 0 ist, und wenn dann andere Bedingungen innerhalb des LPMSFF dies zulassen, wie in den zuvor genannten Ausführungsformen beschrieben ist, dann wird s 275 über den Transistor 220 mit der Versorgungsspannung verbunden. Wenn daher sN 280 anfänglich 0 ist, dann ermöglicht der Transistor 220, dass s 275 gleich 1 ist; oder wenn sN 280 anfänglich 1 ist, dann ermöglicht der Transistor 220, das s 275 gleich 0 ist. Daher kann in einer oder mehreren Ausführungsformen der Transistor 220 dabei helfen, die komplementäre Abhängigkeit zwischen s 275 und sN 280 beizubehalten, und kann dabei helfen, die anfänglichen Werte von s 275 und sN 280 beizubehalten.

2 zeigt ferner gemäß einer oder mehreren Ausführungsformen, dass wenn mN 114 gleich 0 ist, dann der Transistor 248 AUS ist, und dass m 112 ist über den Transistor 248 mit Masse verbunden wird. Wenn jedoch mN 114 gleich 1 ist, dann ist der Transistor 248 EIN und wenn andere Bedingungen innerhalb des LPMSFF es zulassen, wie zuvor beschrieben ist, dann wird m 112 über den Transistor 248 mit Masse verbunden. Wenn daher mN 114 anfänglich 0 ist, ermöglicht der Transistor 248, das m 112 gleich 1 ist; oder wenn mN 114 anfänglich 1 ist, ermöglicht der Transistor 248, dass m 112 gleich 0 ist. Daher kann in einer oder mehreren Ausführungsformen der Transistor 248 dabei helfen, die komplementäre Abhängigkeit zwischen m 112 und mN 114 beizubehalten, und kann dabei helfen, die anfänglichen Werte von m 112 und mN 114 zu bewahren. Wenn in einer oder mehreren Ausführungsformen m 112 = 0 ist, dann ist der Transistor 230 AUS und somit wird mN 114 nicht über den Transistor 230 mit Masse verbunden. Wenn jedoch m 112 gleich 1 ist, dann ist der Transistor 230 EIN und wenn andere Bedingungen in dem LPMSFF erfüllt sind, wie zuvor beschrieben ist, dann wird mN 114 über den Transistor 230 mit Masse verbunden. Wenn daher m 112 anfänglich 0 ist, ermöglicht der Transistor 230, dass mN 114 gleich 1 ist; oder wenn m 112 anfänglich 1 ist, ermöglicht der Transistor 320, dass mN 114 gleich 0 ist. Daher ist in einer oder mehreren Ausführungsformen der Transistor 230 dabei hilfreich, die komplementäre Abhängigkeit zwischen m 112 und mN 114 beizubehalten, und hilft dabei, die anfänglichen Werte von m 112 und mN 114 zu bewahren.

Daher sind in einer oder mehreren Ausführungsformen, wie in 2 gezeigt ist, die Transistoren (230, 248) unterstützend bei der Beibehaltung des anfänglichen Wertes von mN 114 und m 112; und die Transistoren (220, 246) helfen dabei, den anfänglichen Wert von s 275 und sN 280 zu bewahren. In einer oder mehreren Ausführungsformen können aufgrund der Tatsache, dass sie bei der Bewahrung der anfänglichen Werte von m 112, mN 114, s 275 und sN 280 mitwirken, die Transistoren (230, 248, 220, 236) Halte-Transistoren sein.

2 zeigt ferner gemäß einer oder mehreren Ausführungsformen, dass die Transistoren (210, 220, 226, 246) über den getakteten Transistor 218 mit der Versorgungsspannung verbunden werden können. In einer oder mehreren Ausführungsformen können die Transistoren (202, 236, 246) über den getakteten Transistor 234 mit der Versorgungsspannung verbunden werden. In einer oder mehreren Ausführungsformen können die Transistoren (220, 226, 230) über den getakteten Transistor 232 mit Masse verbunden werden. In einer oder mehreren Ausführungsformen können die Transistoren (236, 246, 248) über den getakteten Transistor 250 mit Masse verbunden werden. Daher können gemäß einer oder mehreren Ausführungsformen die Halte-Transistoren (230, 248, 220, 236) und die Datenübernahmetransistoren (202, 210, 226, 246) den Zugriff auf die getakteten Transistoren (218, 234, 232, 250) gemeinsam benutzen derart, dass keine Funktionsprobleme durch Kurzschluss von Knoten, die entgegengesetzte Werte besitzen, erzeugt werden. Die genannte Vermeidung von Kurzschlüssen von Knoten, die entgegengesetzte Werte besitzen, erlauben gemäß einer oder mehreren Ausführungsformen in Verbindung mit anderen Aspekten andere Ausführungsformen, die hierin beschrieben sind, dass die gemeinsame Benutzung der getakteten Knoten robust ist und die Funktion nicht unterbrochen wird. Ferner haben in einer oder mehreren Ausführungsformen die Transistoren (202, 210, 230, 248) in der Haupt-Signalspeicherschaltung 110 gemeinsamen Zugriff auf die getakteten Transistoren (218, 234, 230, 250) zusammen mit den Transistoren (220, 226, 236, 246) in der Neben-Signalspeicherschaltung 120. In einer oder mehreren Ausführungsformen können die gemeinsamen benutzten getakteten Transistoren (218, 234, 232, 250) in der zuvor genannten Weise die Gesamtzahl an getakteten Transistoren reduzieren, die erforderlich sind, und somit können Leistungsverluste aufgrund einer parasitären Kapazität von getakteten Transistoren reduziert werden.

2 zeigt ferner gemäß einer oder mehreren Ausführungsformen, dass der Transistor 230 von m 112 EIN/AUS geschaltet werden kann, und dass der Transistor 226 durch mN 114 EIN/AUS geschaltet werden kann. Da in einer oder mehreren Ausführungsformen mN 114 das Komplement von m 112 ist, können der Transistor 226 und der Transistor 230 beide gleichzeitig EIN sein. In einer oder mehreren Ausführungsformen kann der Transistor 246 durch m 112 EIN/AUS geschaltet werden, und der Transistor 248 kann von mN 114 EIN/AUS geschaltet werden. In einer oder mehreren Ausführungsformen sind, da mN 114 das Komplement von m 112 ist, der Transistor 246 und der Transistor 248 nicht beide gleichzeitig EIN.

2 zeigt ferner gemäß einer oder mehreren Ausführungsformen, dass wenn CP 130 gleich 1 ist und wenn sN 280 gleich 0 ist, dann dN 270 auf 0 geht, so dass es einen Pfad von s 275 zu m 112 über die Transistoren (220, 210) geben kann; da jedoch s 275 gleich m 112 gesetzt wird, wenn CP 130 gleich 1 ist, wird der mögliche Pfad über die Transistoren (220, 210) nicht bewirken, dass sich der Wert von s 275 oder von m 112 geändert wird, da der Pfad durch die Transistoren (220, 210) s 275 und m 112 verbinden würde, die bereits gleich sind.

3 zeigt gemäß einer oder mehreren Ausführungsformen ein Haupt-Neben-Flipflop (LPMSFF) mit geringer Leistung das, zusätzlich zu den Transistoren der in 2 gezeigten Ausführungsform, zwei weitere nicht getaktete Hochzieh-PMOS-Transistoren (302, 304) hat, während die vier nicht getakteten Hochzieh-Transistoren (220, 236, 222, 240) aus der Ausführungsform aus 2 entfernt sind. In einer oder mehreren Ausführungsformen hat der in 3 gezeigte Transistor 304 eine ähnliche Funktion wie der Transistor 222 (nicht gezeigt), wobei der Transistor 222 zuvor in 2 gezeigt ist. In einer oder mehreren Ausführungsformen wird der Transistor 304 zwischen den Zuständen EIN und AUS durch den Wert von mN 114 umgeschaltet. Wenn mN 114 gleich 0 ist, dann ist der Transistor 304 EIN. Wenn andere Bedingungen in dem LPMSFF ermöglichen, dass der Transistor 224 ebenfalls EIN ist, entsprechend den zuvor in Verbindung mit der 2 beschriebenen Ausführungsformen, dann wird s 275 über die Transistoren (224, 304) mit der Versorgungsspannung verbunden. Wenn mN 114 gleich 1 ist, dann ist der Transistor 304 AUS, und verhindert somit eine mögliche Verbindung von s 275 mit der Versorgungsspannung über den Transistor 304.

In einer oder mehreren Ausführungsformen hat der in 3 gezeigte Transistor 302 eine ähnliche Funktion wie der Transistor 240 (nicht gezeigt), wobei der Transistor 240 zuvor in 2 gezeigt ist. In einer oder mehreren Ausführungsformen wird der Transistor 302 zwischen den Zuständen EIN und AUS durch den Wert von m 112 geschaltet. Wenn m 112 gleich 0 ist, dann ist der Transistor 302 EIN. Wenn andere Bedingungen innerhalb des LPMSFF zulassen, gemäß dem zuvor in Verbindung mit 2 beschriebenen Ausführungsformen, dass der Transistor 242 ebenfalls EIN ist, dann wird sN 280 über die Transistoren (242, 302) mit der Versorgungsspannung verbunden. Wenn m 112 gleich 1 ist, dann ist der Transistor 302 AUS und verhindert somit eine mögliche Verbindung von sN 280 mit der Versorgungsspannung über den Transistor 302.

3 zeigt ferner gemäß einer oder mehreren Ausführungsformen den Transistor 304 parallel zu dem Transistor 218; und den Transistor 302 parallel zu dem Transistor 234. In einer oder mehreren Ausführungsformen ist die Parallelschaltung des Transistors 304 und des Transistors 218 eine Möglichkeit zur Kombination der Funktion der Transistoren (220, 224), wie zuvor in 2 gezeigt ist, in einen einzelnen Transistor 242 zu kombinieren. In einer oder mehreren Ausführungsformen möglicht die Parallelschaltung des Transistors 302 mit dem Transistor 234 die Funktion der Transistoren (236, 242), die zuvor in 2 gezeigt sind, eine Kombination der Funktion in einem einzelnen Transistor 242. Daher kann eine Ausführungsform, wie in 3 gezeigt ist, eine Reduktion um den Faktor zwei erreichen, indem die Transistoren (220, 236) entfernt werden, so dass die Anzahl an erforderlichen Transistoren unter der Anzahl liegt, die in der in 2 gezeigten Ausführungsform erforderlich ist.

3 zeigt ferner gemäß einer oder mehreren Ausführungsformen alternative Verbindungen für die Transistoren (230, 248) im Vergleich zu der einen oder den mehreren Ausführungsformen, die in 2 gezeigt sind. In einer oder mehreren Ausführungsformen, wie in 3 gezeigt ist, ist der Drain-Knoten des Transistors 230 mit einem Knoten dg0 310 anstatt mit dem Knoten cpg0 294 verbunden, der zuvor in 2 gezeigt ist. In einer oder mehreren Ausführungsformen, wie in 3 gezeigt ist, ist der Drain-Knoten des Transistors 248 mit einem Knoten dg1 315 anstatt mit dem Knoten cpg1 296 verbunden, wie zuvor in 2 gezeigt ist. Die alternativen Verbindungen der Transistoren (230, 248), die in 3 gezeigt sind, können im Gegensatz zu den Verbindungen der Transistoren (220, 248), die zuvor in 2 gezeigt sind, den Leckstrom verringern, der an dem Knoten m 112 und/oder mN 114 auftreten könnten, indem die Anzahl an NMOS-Transistoren, die direkt mit jedem dieser Knoten verbunden sind, von zwei, wie dies zuvor in 2 gezeigt ist, auf eins reduziert wird, wie in 2 gezeigt ist. Leckströme können in einer Schaltung auftreten, wenn eine geringe Menge des Stroms durch einen Transistor fließt, oder ein anderes Schaltungselement, selbst wenn der Transistor oder das andere Schaltungselement abgeschaltet sind. Wenn beispielsweise m 112 gleich 0 ist, ist sein Komplement mN 114 gleich 1, und daher ist der Transistor 212 AUS. Aufgrund des Leckstromes kann dennoch ein kleiner Stromfluss des Transistors 212 in der Versorgungsspannung durch den Transistor 212 zu m 112 fließen. Wenn in einem weiteren Beispiel mN 114 gleich 0 ist, wobei m 112 das Komplement von mN 114 ist und daher gleich 1 ist, ist somit der Transistor 204 AUS. Aufgrund des Leckstromes kann in dem Transistor 214 eine kleine Menge an Strom von der Versorgungsspannung durch den Transistor 204 zu mN 114 fließen.

4 zeigt gemäß einer oder mehreren Ausführungsformen ein Haupt-Neben-Flipflop mit geringer Leistung, in welchem die Transistoren (230, 248), die zuvor in 2 und 3 gezeigt sind, weggelassen sind. In einer oder mehreren Ausführungsformen haben gemäß 4 die Transistoren (232, 250) keine direkte Verbindung zur Masse, wie zuvor in 2 und 3 gezeigt ist. Der Transistor 232 möglicht, wie in 4 gezeigt ist, eine Verbindung zu Masse über den Knoten dg0 310 und den Transistor 216, wenn andere Bedingungen in dem LPMSFF ermöglichen, dass der Transistor 216 EIN ist, wie zuvor in vorhergehenden Ausführungsformen beschrieben ist. Der Transistor 250 kann, wie in 4 gezeigt ist, eine Verbindung zu Masse über den Knoten dg1 315 und den Transistor 208 möglichen, wenn andere Bedingungen in dem LPMSFF zulassen, dass der Transistor 208 EIN ist, wie in zuvor genannten Ausführungsformen beschrieben ist.

4 zeigt ferner gemäß einer oder mehreren Ausführungsformen, dass, wenn CP 130 gleich 1 ist, nachdem s 275 gleich m 112 gesetzt worden ist, und sN 280 gleichgesetzt ist zu mN 114, was konsistent mit den zuvor genannten Ausführungsformen ist, selbst wenn der Wert von D 105 sich ändert, ein Pfad durch die Transistoren (226, 232, 214) beibehalten wird, um m 112 gleich 0 zu halten, wenn s 275 gleich 0 ist; und/oder ein Pfad durch die Transistoren (246, 250, 206) beibehalten wird, um mN 114 gleich zu sN 280 zu halten, wenn sN 280 gleich 0 ist.

5 zeigt gemäß einer oder mehreren Ausführungsformen ein Prozessablaufdiagramm, in welchem die Operationen zur Bereitstellung eines Haupt-Neben-Flipflops 100 mit geringer Leistung im Detail angegeben sind. In einer oder mehreren Ausführungsformen kann die Operation 502 die Bereitstellung einer getakteten Hochzieh-Transistorkomponente 102 beinhalten, die einen ersten getakteten Transistor 234 und einen zweiten getakteten Transistor 218 umfasst, wie in den 2, 3 und 4 gezeigt ist. In einer oder mehreren Ausführungsformen umfasst die Operation 504 die Bereitstellung einer Haupt-Signalspeicherkomponente 110, die ausgebildet ist, einen wahren Pegel einer eingebetteten Logikfunktion eines Dateneingangsbündels D 605 einem Haupt-Wahr-Speicherknoten m 112 zuzuleiten, und einen komplementären Pegel der eingebetteten Logikfunktion des Dateneingangsbündels D 605 einem Haupt-Komplementärspeicherknoten 114 zuzuleiten, wenn ein Taktsignal CP 130 auf einem ersten Pegel ist; und um den ersten Wert des Haupt-Wahr-Speicherknotens m 112 zu halten und einen zweiten Wert des Haupt-Komplementärspeicherknotens mN 114 konstant zu halten, wenn ein Taktsignal CP 130 auf einem zweiten Pegel ist, und wobei die Haupt-Signalspeicherkomponente 110 einen komplementären Hochzieh-Logikkegel 602 aufweist, der ausgebildet ist, einen komplementären Pegel der eingebettetem Logikfunktion des Eingangsdatenbündels D 605 zu erzeugen, der zwischen dem ersten getakteten Transistor 234 und dem Haupt-Komplementärspeicherknoten mN 114 angeschlossen ist, und einen wahren Hochzieh-Logikkegel 610, der ausgebildet ist, einen wahren Pegel der eingebetteten Logikfunktion des Eingangsdatenbündels D 605 zu erzeugen, der zwischen dem zweiten getakteten Transistor 218 und dem Haupt-Wahr-Speicherknoten m 112 an geschlossen ist. In einer oder mehreren Ausführungsformen umfasst die Operation 506 die Bereitstellung einer Neben-Signalspeicherkomponente 120 mit einem Neben-Wahr-Speicherknoten s 275 und einem Neben-Komplementärspeicherknoten sN 280, wobei der Neben-Wahr-Speicherknoten s 275 kommunizierend mit dem Haupt-Wahr-Speicherknoten m 112 verbunden wird, wenn das Taktsignal CP 130 auf dem zweiten Pegel ist, so dass ein Wert des Neben-Wahr-Speicherknotens s 275 gleich ist dem Wert des Haupt-Wahr-Speicherknotens m 112, und entkoppelt wird, wenn das Taktsignal CP 130 auf dem ersten Pegel ist, so dass der Neben-Wahr-Speicherknoten s 275 einen vorhergehenden Wert bewahrt, und wobei der Neben-Komplementärspeicherknoten sN 280 kommunizierend mit dem Haupt-Komplementärspeicherknoten mN 114 verbunden wird, wenn das Taktsignal CP 130 auf dem zweiten Pegel ist, so dass ein Wert des Neben-Komplementärspeicherknotens sN 280 gleich dem Wert des Haupt-Komplementärspeicherknotens mN 114 gesetzt wird, und entkoppelt wird, wenn das Taktsignal CP 130 auf dem ersten Pegel ist, so dass der Neben-Komplementärspeicherknoten einen vorhergehenden Wert bewahrt; mit einem Transistor 236, der von dem Neben-Wahr-Speicherknoten s 275 angesteuert ist und zwischen dem ersten getakteten Transistor 234 und dem Neben-Komplementärspeicherknoten sN 82 angeschlossen ist; und einem Transistor, der von dem Neben-Komplementärspeicherknoten sN 280 angesteuert ist und zwischen dem zweiten getakteten Transistor 218 und dem Neben-Wahr-Speicherknoten s 275 angeschlossen ist.

6 zeigt gemäß einer oder mehreren Ausführungsformen ein Haupt-Neben-Flipflop mit geringer Leistung mit eingebetteter Logik mit einem komplementären Hochzieh-Logikkegel 602, einem wahren Hochzieh-Logikkegel 610, einem komplementären Herabzieh-Logikkegel 608 und einem wahren Herabzieh-Logikkegel 616, und einem Eingangsbündel D 605, das mehrere Eingangssignale enthält. In einer oder mehreren Ausführungsformen umfassen der komplementäre Hochzieh-Logikkegel 602, der wahre Hochzieh-Logikkegel 610, der komplementäre Herabzieh-Logikkegel 608 und/oder der wahre Herabzieh-Logikkegel 616 eine oder mehrere eingebettete Logikfunktionen. In einer oder mehreren Ausführungsformen umfasst das Eingangsbündel D 605 ein einzelnes Signal, etwa das Eingangssignal D 105, wie in zuvor beschriebenen Ausführungsformen gezeigt ist. In einer oder mehreren Ausführungsformen ermöglichen der komplementäre Hochzieh-Logikkegel 602 und der wahre Hochzieh-Logikkegel 610 eine Verbindung zu der Versorgungsspannung, wenn die Komponenten aktiviert sind. In einer oder mehreren Ausführungsformen ermöglichen der komplementäre Herabzieh-Logikkegel 608 und der wahre Herabzieh-Logikkegel 616 eine Verbindung zur Masse, wenn die Komponenten aktiviert sind. In einer oder mehreren Ausführungsformen sind der komplementäre Hochzieh-Logikkegel 602 und der komplementäre Herabzieh-Logikkegel 608 ausgebildet, einen tiefen Wert an den Haupt-Komplementärspeicherknoten mN 114 zu übergeben, wenn das Eingangsbündel D 605 eine gewünschte eingebettete Logikfunktion erfüllt, und ansonsten einen hohen Wert übergibt. In einer oder mehreren Ausführungsformen sind der wahre Hochzieh-Logikkegel 610 und der wahre Herabzieh-Logikkegel 616 ausgebildet, einen hohen Wert an den Haupt-Wahr-Speicherknoten m 112 zu übergeben, wenn das Eingangsbündel D 605 die genannte eingebettete Logikfunktion erfüllt, und ansonsten einen tiefen Wert zu übergeben. Beispielsweise kann der komplementäre Hochzieh-Logikkegel 602 aus parallelen PMOS-Transistoren bestehen und der komplementäre Herabzieh-Logikkegel 608 kann aus seriellen NMOS-Transistoren bestehen, die von den wahren Werten von Signalen in dem Eingangsbündel D 605 angesteuert werden, um einen tiefen Wert an den Haupt-Komplementärspeicherknoten mN 114 zu übergeben, wenn alle Signale in dem Eingangsbündel D 605 einen hohen Wert haben, und ansonsten einen hohen Wert weiterzugeben. Der wahre Hochzieh-Logikkegel 610 kann ferner aus Serien-PMOS-Transistoren bestehen und der wahre Herabzieh-Logikkegel 616 kann aus parallelen NMOS-Transistoren bestehen, die durch komplementäre Werte von Signalen in dem Eingangsbündel D 605 angesteuert werden, um einen hohen Wert an den Haupt-Wahr-Speicherknoten m 112 zu übergeben, wenn alle Signale in dem Eingangsbündel D 605 einen hohen Wert haben, und ansonsten einen tiefen Wert zu übergeben. Ein derartiger Aufbau ermöglicht es, dass eine logische UND-Funktion in das Flipflop eingebettet wird. In anderen Ausführungsformen kann die Eingangslogik 650 eine oder mehrere eingebettete Logikfunktionen umfassen, etwa einen Inverter, der ausgebildet ist, Datensignalbündel T 618 und C 620 als Zwischensignale zu erzeugen, um den wahren und den komplementären Logikkegel zu steuern. In einer oder mehreren Ausführungsformen ist der komplementäre Hochzieh-Logikkegel 602 ausgebildet, um eine Verbindung zu der Leistungsversorgung durch den Transistor 234 zu verhindern, wenn das Eingangsbündel D 605 eine gewünschte eingebettete Logikfunktion erfüllt, und die Verbindung ansonsten zuzulassen. In einer oder mehreren Ausführungsformen ist der wahre Hochzieh-Logikkegel 610 ausgebildet, eine Verbindung zur Leistungsversorgung über den Transistor 218 zu ermöglichen, wenn das Eingangsbündel D 605 einen Wert hat, der der zuvor genannten eingebetteten Logikfunktion entspricht, und ansonsten die Verbindung nicht zuzulassen. In einer oder mehreren Ausführungsformen ist der komplementäre Herabzieh-Logikkegel 608 ausgebildet, eine Verbindung zu Masse zu ermöglichen, wenn das Eingangsbündel D 605 eine gewünschte eingebetteten Logikfunktion erfüllt, und ansonsten die Verbindung nicht zuzulassen. In einer oder mehreren Ausführungsformen ist der wahre Herabzieh-Logikkegel 616 ausgebildet, eine Verbindung zu Masse zuzulassen, wenn das Eingangsbündel D 605 die genannte gewünschte eingebettete Logikfunktion erfüllt, und ansonsten die Verbindung zuzulassen.

Obwohl die vorliegenden Ausführungsformen mit Bezug zu speziellen anschaulichen Ausführungsformen beschrieben sind, ist ersichtlich, dass diverse Modifizierungen und Änderungen an diesen Ausführungsformen vorgenommen werden können, ohne von dem breiteren Grundgedanken und dem Schutzbereich der diversen Ausführungsformen abzuweichen. Beispielsweise können die diversen Einrichtungen und Module, die hierin beschrieben sind, durch Hardware-Schaltung (beispielsweise durch CMOS-basierte Logikschaltung), Firmware, Software oder eine Kombination aus Hardware, Firmware und Software (beispielsweise in einem nicht-flüchtigen maschinenlesbaren Medium enthalten) ermöglicht und ausgeführt werden. Beispielsweise können die diversen elektrischen Strukturen und Verfahren durch Transistoren, Logikgatter und elektrische Schaltungen (beispielsweise eine anwendungsspezifische integrierte (ASIC) Schaltung und/oder eine digitale Signalprozessor-(DSP)Schaltung) umgesetzt werden.

Ferner zu beachten, dass die diversen Operationen, Prozesse und Verfahren, wie sie hierin offenbart sind, in einem nicht-flüchtigen maschinenlesbaren Mediums und/oder einem Medien, auf das eine Maschine zugreifen kann, die mit einem Datenverarbeitungssystem kompatibel ist (beispielsweise einem Computersystem), umgesetzt werden können und/oder in beliebiger Reihenfolge ausgeführt werden können. Daher sind die Beschreibung und die Zeichnungen nur in anschaulich und nicht in einschränkendem Sinne zu betrachten.

Es sind eine Reihe von Ausführungsformen beschrieben worden. Dennoch ist zu beachten, dass diverse Modifizierungen vorgenommen werden können, ohne von dem Grundgedanken und dem Schutzbereich der beanspruchten Erfindung abzuweichen. Ferner erfordern die logischen Abläufe, die in den Figuren gezeigt sind, nicht die spezielle gezeigte Reihenfolge oder sequenzielle Abfolge, um gewünschte Ergebnisse zu erreichen. Des weiteren können andere Schritte vorgesehen werden, oder Schritte können weggelassen werden aus den beschriebenen Abläufen und andere Komponenten können hinzugefügt oder aus den beschriebenen Systemen entfernt werden. Folglich liegen andere Ausführungsformen ebenfalls im Schutzbereich der folgenden Patentansprüche.

Die Strukturen und Module in den Figuren sind als separate Einheiten und so gezeigt sein, dass sie nur mit einigen speziellen Strukturen und nicht mit anderen in Verbindung stehen. Die Strukturen können miteinander verbunden werden, können überlappende Funktionen ausführen und können auch mit anderen Strukturen in Verbindung stehen, die in den Figuren als nicht verbunden gezeigt sind. Daher können die Beschreibung und/oder die Zeichnungen als anschaulich anstatt als einschränkend betrachtet werden.