SEMICONDUCTOR APPARATUS FOR READING AND OUTPUTTING SIGNAL OF SENSOR
본 발명은 센서의 출력 신호를 읽어 출력하는 반도체 장치에 관한 것으로서 보다 구체적으로는 저주파 대역에서 작은 크기의 신호를 출력하는 센서의 신호를 읽어 출력하는 반도체 장치에 관한 것이다. 사물 인터넷 시대가 도래하면서 다양한 스마트 기기 및 센서에 대해 연구 개발이 진행되고 있다. 이를 위해 사용되는 대부분의 센서는 수 헤르츠의 낮은 주파수 대역에서 매우 작은 크기의 신호를 출력하는 특성을 가지며 이를 DC 센서로 지칭하기도 한다. 이러한 센서들에서 신호를 읽어서 출력하는 반도체 장치로서 저전력 고해상도의 신호를 출력하는 반도체 장치가 요구되고 있다. 본 기술은 저주파 대역에서 작은 크기의 신호를 출력하는 센서의 신호를 읽어 출력하는 반도체 장치를 제공한다. 본 기술은 커패시터의 용량을 조절하여 전체 이득을 조절할 수 있으며 고해상도의 출력 신호를 제공하는 반도체 장치를 제공한다. 본 기술은 DC 옵셋과 플리커 노이즈를 최소화할 수 있는 반도체 장치를 제공한다. 본 발명의 일 실시예에 의한 반도체 장치는 채널 선택 신호에 따라 다수의 입력 신호를 선택하여 출력하는 신호 입력부; 신호 입력부의 출력을 증폭하여 출력하는 증폭기; 및 증폭기의 출력을 디지털 값으로 변환하는 아날로그 디지털 변환기를 포함하되, 신호 입력부는 제 1 쵸핑 신호에 따라 쵸핑 동작을 수행하고 아날로그 디지털 변환기는 제 1 쵸핑 신호에 따라 쵸핑 동작을 수행하는 출력 쵸핑 회로를 포함한다. 본 발명의 일 실시예에 의한 반도체 장치는 채널 선택 신호에 따라 다수의 차동 입력 신호를 선택하여 출력하는 신호 입력부; 신호 입력부의 출력을 증폭하여 출력하는 증폭기; 및 증폭기의 출력을 디지털 값으로 변환하는 아날로그 디지털 변환기를 포함하되, 신호 입력부는 선택된 차동 입력 신호의 극성을 제 1 쵸핑 신호에 따라 바꾸어 출력하고, 아날로그 디지털 변환기는 증폭기의 출력으로부터 비트 스트림을 출력하는 델타 시그마 변조기; 제 1 쵸핑 신호에 따라 비트 스트림의 위상을 조절하여 출력하는 출력 쵸핑 회로; 및 출력 쵸핑 회로의 출력을 필터링하여 디지털 값으로 출력하는 필터를 포함한다. 본 기술에 의한 반도체 장치는 낮은 DC 옵셋을 가지며 낮은 플리커 노이즈를 가진다. 본 기술에 의한 반도체 장치는 커패시터의 용량을 조절하여 이득을 선형으로 조절할 수 있으며 고해상도의 출력 신호를 제공할 수 있다. 본 기술에 의한 반도체 장치는 다수의 센서에 연결되어 대응하는 신호의 출력을 선택적으로 출력할 수 있다. 도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도. 도 2는 도 1의 동작을 나타내는 파형도. 도 3은 도 1의 신호 입력부의 일 예를 나타낸 회로도. 도 4는 도 1의 증폭부의 일 예를 나타낸 회로도. 도 5는 도 1의 델타 시그마 변조기의 일 예를 나타낸 회로도. 도 6 및 도 7은 본 발명의 효과를 나타내는 그래프. 이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다. 도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도이다. 본 발명의 일 실시예에 의한 반도체 장치는 센서 신호를 입력받는 신호 입력부(100), 신호 입력부(100)에서 출력되는 신호를 증폭하는 증폭기(200) 및 증폭기의 출력을 디지털로 변환하여 출력하는 아날로그 디지털 변환기(300)를 포함한다. 신호 입력부(100)는 다수의 센서 신호 중 하나를 선택하여 출력한다. 예를 들어 제 1 신호(VINP1, VINN1)는 제 1 센서에서 출력되고, 제 2 신호(VINP2, VINN2)는 제 2 센서에서 출력된다. 신호 입력부(100)는 채널 선택 신호(CH0_EN, CH1_EN)에 따라 제 1 신호 또는 제 2 신호를 선택하여 입력 신호(VINP, VINN)를 출력한다. 신호 입력부(100)는 제 1 쵸핑 신호(f1)에 따라 쵸핑(chopping) 동작을 실행한다. 채널 선택 신호가 제 1 센서를 선택하도록 설정된 경우 예를 들어 제 1 쵸핑 신호(f1)에 따라 입력 신호와 제 1 센서 신호는 다음과 같은 관계를 가진다. f1 = HIGH VINP = VINP1, VINN = VINN1 f1 = LOW VINP = VINN1, VINN = VINP1 채널 선택 신호가 제 2 센서를 선택하도록 설정된 경우 예를 들어 제 1 쵸핑 신호(f1)에 따라 입력 신호와 제 2 센서 신호는 다음과 같은 관계를 가진다. f1 = HIGH VINP = VINP2, VINN = VINN2 f1 = LOW VINP = VINN2, VINN = VINP2 증폭기(200)는 증폭부(210), 제 1 피드백 회로(220), 제 2 피드백 회로(230), 제 3 피드백 회로(240) 및 쵸핑 회로(251, 252, 253)를 포함한다. 증폭기(200)는 입력 단자(IN+, IN-) 사이에 연결된 바이어스 저항(RBIAS)을 더 포함할 수 있으며 바이어스 저항 사이의 공통 단자에는 공통 전압(VCOM)이 인가될 수 있다. 본 실시예에서는 바이어스 저항(RBIAS)으로서 수동 소자인 저항 대신에 게이트에 바이어스 전압이 인가되는 모스 트랜지스터를 이용한다. 증폭기(200)는 입력 단자(IN+, IN-)에 연결된 입력 커패시터(CIN)를 포함한다. 쵸핑 회로는 증폭기(200)의 입력단과 출력단에 각각 연결되어 제 2 쵸핑 신호(f2)에 의해 쵸핑 동작 및 CDS(Correlated Double Sampling) 동작을 수행한다. 이때 제 2 쵸핑 신호(f2)의 주파수는 제 1 쵸핑 신호(f1)의 주파수에 비하여 큰 값을 가진다. 쵸핑 동작과 및 CDS 동작 자체는 잘 알려진 기술이므로 이에 대한 구체적인 설명은 생략한다. 쵸핑 회로(251)는 증폭기(200)의 입력단에 연결되고 쵸핑 회로(252, 252)는 증폭기(200)의 출력단에 연결된다. 보다 구체적으로 쵸핑 회로(252)는 증폭기(200)의 출력단에 연결되어 제 2 피드백 회로(230)에 연결되며, 쵸핑 회로(253)는 증폭기(200)의 출력단에 연결되어 제 3 피드백 회로(240)에 연결된다. 증폭부(210)는 그 내부에 쵸핑 회로를 포함한다. 제 1 피드백 회로(220)는 출력 신호(OUTIA)를 피드백하여 리플 억제 신호(INRRL)를 출력한다. 리플 억제 신호(INRRL)는 증폭부(210)에 입력되어 결과적으로 증폭부(210)의 출력단에서 쵸핑 동작으로 인하여 발생하는 리플이 억제되도록 한다. 다른 실시예에서 제 1 피드백 회로(220)는 생략될 수 있다. 대신 증폭부(210)의 출력단에 저주파 필터를 추가하여 증폭부의 출력에 존재하는 리플을 억제할 수 있다. 다만 저주파 필터는 칩상에서 큰 면적을 차지하거나 칩 외부에 별도의 소자로 구현되어야 하는데 이 경우 본 실시예에 비하여 성능이 저하될 수 있다. 제 2 피드백 회로(230)는 출력 신호(OUTIA)를 피드백 커패시터(CFB)를 통해 입력 신호(IN+, IN-)로 네거티브 피드백한다. 이에 의하여 증폭기(200)의 이득은 입력 커패시터와 피드백 커패시터의 용량비, 즉 CIN/CFB로 결정된다. 피드백 커패시터(CFB)의 용량 또는 입력 커패시터(CIN)의 용량을 가변적으로 제어함으로써 증폭기(200)의 이득을 제어할 수 있다. 이와 같이 본 발명에 의한 증폭기(200)의 이득은 커패시터 성분에 의하여만 결정되고 저항 성분의 영향을 받지 않는다. 일반적으로 저항은 공정 변이의 영향을 많이 받는 특성이 있으므로 저항 성분에 따라 증폭기의 이득이 결정되는 경우 정밀하게 동작하는 반도체 칩을 제작하는데 애로가 있다. 이에 비하여 본 발명에서는 증폭기(200)의 증폭비가 커패시터의 비로만 결정되므로 회로를 반도체 칩으로 구현하는데 용이하며 이득의 선형성을 보장하는데도 유리하다. 제 3 피드백 회로(240)는 출력 신호(OUTIA)를 임피던스 부스팅 커패시터(CIB)를 통해 입력 커패시터의 전단에 포지티브 피드백한다. 제 3 피드백 회로(240)를 통해 입력단에서 요구되는 입력 전류를 공급함으로써 입력 임피던스를 부스팅하는 효과가 있다. 구체적으로 제 3 피드백 회로(240)에서 제공되는 전류만큼 신호 입력부(100)를 통해 입력되는 전류는 더 줄어들 수 있으므로 증폭기(200)의 입력단에서 보았을 때의 임피던스 즉 입력 임피던스는 더 증가하는 효과가 있다. 증폭부(210)는 입력 신호(IN)와 리플 억제 신호(INRRL)에 따라 차동 증폭 동작을 수행하여 출력 신호(OUTIA)를 생성한다. 본 실시예에서 아날로그 디지털 변환기(300)는 증가식(Incremental) 아날로그 디지털 변환 방식을 사용한다. 본 실시예에서 아날로그 디지털 변환기(300)는 델타 시그마 변조기(310), 출력 쵸핑 회로(320), 필터(330, 340)를 포함한다. 본 실시예에서 델타 시그마 변조기(310)의 입력단에는 커패시터 성분만 존재하도록 하여 증폭기(210)에 저항성 로드가 연결되지 않도록 한다. 출력 쵸핑 회로(320)는 제 1 쵸핑 신호(f1)에 따라 비트 스트림(BS)의 위상을 조정하여 출력한다. 본 실시예에서 출력 쵸핑 회로(320)는 디지털 방식으로 구현된다. 예를 들어 제 1 쵸핑 신호(f1)가 하이 레벨인 경우 출력 쵸핑 회로(320)는 비트 스트림(BS)의 위상을 변경하지 않고 그대로 출력하고 제 1 쵸핑 신호(f1)가 로우 레벨인 경우 출력 쵸핑 회로(320)는 비트 스트림(BS)의 위상을 반전하여 출력한다. 다른 실시예에서 출력 쵸핑 회로(320)는 아날로그 방식으로 구현될 수 있다. 이때 출력 쵸핑 회로(320)는 예를 들어 도 5에 도시된 델타 시그마 변조기(310)의 비교기(313) 이전의 아날로그 단에 위치할 수 있다. 본 실시예에서 필터는 싱크 필터(330)와 FIR 필터(340)를 포함한다. 리셋 신호(RESET)는 아날로그 디지털 변환기에서 아날로그 디지털 변환이 수행되는 시간을 고려하여 주기적으로 활성화되는 펄스 형태의 신호이다. 리셋 신호(RESET)는 클록 신호에 따라 카운트 동작을 진행하되 카운트 값이 미리 설정된 값을 가지는 경우 펄스 신호를 출력하는 회로를 이용하여 생성할 수 있다. 신호 입력부(100)와 출력 쵸핑 회로(320)는 제 1 쵸핑 신호(f1)에 따라 쵸핑 동작을 수행한다. 이에 따라 아날로그 디지털 변환기(300)는 제 1 쵸핑 신호(f1)가 하이 레벨인 구간과 제 2 쵸핑 신호(f1)가 로우 레벨인 구간에서의 출력을 함께 고려하여 데이터를 출력하게 된다. 도 2는 도 1의 반도체 장치의 동작을 나타내는 타이밍도이다. 제 1 쵸핑 신호(f1)는 제 2 쵸핑 신호(f2)의 주기보다 더 긴 주기를 가진다. 제 1 쵸핑 신호(f1)의 주기는 디지털 변환을 위해 필요한 델타 시그마 변조기(310)의 동작 시간(T)에 연관된다. 본 발명에서 제 1 쵸핑 신호(f1)의 주기는 동작 시간(T)의 2배가 되도록 설정한다. 또한 리셋 신호(RESET)의 주기는 동작 시간(T)과 동일하도록 설정되며 리셋 신호(RESET)는 제 1 쵸핑 신호(f1)의 에지와 정렬된다. 싱크 필터(330)와 델타 시그마 변조기(310)의 출력은 리셋 신호에 의해 리셋된다. 델타 시그마 변조기(310)는 신호 입력부(100)와 출력 쵸핑 회로(320)의 쵸핑 동작에 따라 T1~T12, T12~T2, T2~T23, T23~T3 사이에서 각각 아날로그 디지털 변환을 위한 변조 동작을 수행한다. 출력 쵸핑 회로(320)는 제 1 쵸핑 신호(f1)에 따라 델타 시그마 변조기(310)의 출력을 쵸핑하여 출력한다. 싱크 필터(330)는 출력 쵸핑 회로(320)의 출력에 대해서 싱크 필터링을 수행하고 그 결과(OUTSINC)를 출력한다. 본 실시예에서 FIR 필터(340)는 평균 필터이다. 예를 들어 T3에 FIR 필터(340)에서 출력되는 디지털 값(DATA3)은 T12, T2, T23, T3에서 싱크 필터(330)로부터 출력된 값(OUTSINC)을 이동 평균한 값일 수 있다. 이와 같이 FIR 필터(340)가 이동 평균 방식으로 값을 출력하는 경우 대기 시간을 줄일 수 있으며 이에 따라 데이터 레이트가 감소하는 것을 최소화할 수 있다. 전술한 바와 같이 본 발명에서는 증폭기(200)의 내부에서도 쵸핑 동작을 수행하고, 신호 입력부(100)와 출력 쵸핑 회로(320)에서도 쵸핑 동작을 수행하므로 플리커 노이즈와 DC 옵셋을 줄이는데 있어서 더욱 우수한 효과가 있다. 도 3은 도 1의 신호 입력부(100)의 일 예를 나타낸 회로도이다. 전술한 바와 같이 본 실시예에서 신호 입력부(100)는 채널 선택 신호(CH0_EN, CH1_EN)에 따라 제 1 신호(VINP1, VINN1) 또는 제 2 신호(VINP2, VIN2)를 선택한다. 또한 각각의 경우 제 1 쵸핑 신호(f1)의 레벨에 따라 선택된 차동 입력 신호를 교차하거나 교차하지 않고 출력한다. 본 실시예에서 신호 입력부(100)는 쵸핑 스위치(111, 112), 더미 스위치(121 - 124), 쵸핑 스위치 제어부(131, 132)를 포함한다. 본 실시예에서 쵸핑 스위치(111, 112)는 입력 신호를 선택하는 먹스 기능과 쵸핑 기능을 함께 수행하도록 설계되어 노이즈의 증가를 줄일 수 있다. 쵸핑 스위치 제어부(131, 132)는 채널 선택 신호와 제 1 쵸핑 신호에 따라 쵸핑 스위치(111, 112)를 제어하여 먹싱 기능과 쵸핑 기능을 함께 수행하도록 한다. 쵸핑 기능과 먹싱 기능에 의한 신호 출력 동작에 대해서는 앞에서 설명하였으므로 중복적인 설명을 생략한다. 더미 스위치(121, 122)는 채널 선택 신호(CH0_EN)에 따라 온오프되며 쵸핑 스위치(111)의 전후에 연결되고, 더미 스위치(123, 124)는 채널 선택 신호(CH1_EN)에 따라 온오프되며 쵸핑 스위치(112)의 전후에 연결된다. 쵸핑 스위치(111, 112)의 온오프 동작시 전하가 발생하고 이는 전체 회로의 비선형성을 야기하는 원인이 될 수 있다. 더미 스위치는 쵸핑 스위치의 스위칭 동작에서 발생하는 전하를 상쇄하기 위하여 쵸핑 스위치와는 반대로 스위칭되는 것이 바람직하다. 예를 들어 쵸핑 스위치가 NMOS 트랜지스터로 구현되는 경우 더미 스위치는 PMOS 로 구현되고, 쵸핑 스위치가 PMOS 트랜지스터로 구현되는 경우 더미 스위치는 NMOS 트랜지스터로 구현될 수 있다. 도 2에 도시한 바와 같이 쵸핑 스위치의 스위칭 시점 즉 제 1 쵸핑 신호의 에지는 리셋 신호와 정렬되는데 이는 쵸핑 스위치의 스위칭 시점에서 리셋 신호에 의하여 반도체 장치 중 적어도 일부는 리셋되고 이에 따라 스위칭 노이즈가 시스템의 동작에 미치는 영향을 더욱 줄일 수 있게 된다. 도 4는 도 1의 증폭부(210)의 일 예를 나타낸 회로도이다. 증폭부(210)는 주 신호 입력단(211), 클램프단(212), 리플 억제 신호 입력단(213), 이득 및 바이어스 조절단(214, 216), 공통 모드 제어단(215), 쵸핑 회로(217), 클래스-AB 출력단(218), 공통 모드 피드백 회로(219)를 포함한다. 쵸핑 회로(217)는 제 2 쵸핑 신호(f2)에 따라 쵸핑 동작을 수행한다. 도 4에 도시된 바와 같이 증폭부(210) 역시 저항성 부하를 사용하지 않으며, 이에 따라 공정 변이의 영향을 적게 받아 반도체 칩으로 제조하는데 용이하다. 도 4에 도시된 회로도는 개별적으로 잘 알려진 회로들을 조합하여 만든 것으로서 회로도에 포함된 회로 소자에 대한 설명과 세부 구성 요소들의 회로의 동작에 대한 상세 설명은 생략한다. 도 5는 도 1의 델타 시그마 변조기(310)의 일 예를 나타낸 회로도이다. 본 실시예에서 델타 시그마 변조기(310)는 샘플링부(311), 2차 적분 필터(312), 비교기(313)를 포함하는 2차 1비트 델타 시그마 변조기이다. 2차 델타 시그마 변조기의 회로는 종래에도 잘 알려진 것으로서 도 5에서 샘플링부(311), 2차 적분 필터(312)의 세부 회로 중 종래의 기술과 중첩되는 부분에 대해서는 설명을 생략하고 이하에서는 종래와 차별되는 구성에 대해서 개시한다. 본 실시예서 샘플링부(311)는 커패시터를 포함하는 구성으로서 저항을 포함하지 않는다. 이에 따라 샘플링부(311)는 도 3의 증폭부(210)의 출력단에 어떠한 저항성 부하도 인가하지 않는다. 델타 시그마 변조기(310) 역시 저항을 포함하지 않아 공정 신뢰도가 향상될 수 있으므로 전체 반도체 장치를 하나의 칩으로 구현하는데 유리하다. 본 실시예에서 샘플링부(311)는 증폭기(200)의 출력 신호(OUTIA)를 샘플링하는 제 1 커패시터(CS1)와 비교기(313)에서 출력되는 디지털 신호(D)에 대응하는 아날로그 값을 샘플링하는 제 2 커패시터(CDAC)를 포함한다. 이때 디지털 신호(D)는 도 1의 비트 스트림(BS)에 대응하는 신호이다. 이에 따라 아날로그 디지털 변환기(300)는 제 1 커패시터(CS1)와 제 2 커패시터(CDAC)의 용량비, 즉 CS1/CDAC로 결정되는 이득을 가진다. 제 1 커패시터(CS1) 또는 제 2 커패시터(CDAC)의 용량을 조절함으로써 아날로그 디지털 변환기(300)의 이득을 제어할 수 있다. 실시예에 따라서는 제 1 커패시터(CS1) 또는 제 2 커패시터(CDAC)의 용량은 델타 시그마 변조기(310)에서 출력되는 비트 스트림(BS, D) 또는 아날로그 디지털 변환기(300)에서 출력되는 디지털 값(OUT)에 따라 조절될 수 있다. 예를 들어 비트 스트림(BS, D) 또는 디지털 값(OUT)을 관찰하여 센서 신호가 작은 것으로 판단되는 경우 이득을 증가시키는 방향으로 제 1 커패시터와 제 2 커패시터의 용량을 조절할 수 있고, 센서 신호가 큰 것으로 판단되는 경우 이득을 감소시키는 방향으로 제 1 커패시터와 제 2 커패시터의 용량을 조절할 수 있다. 이러한 제어 동작은 별도의 용량 제어부(미도시)에서 수행될 수 있으며 이는 하드웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다. 또 다른 실시예에서 용량 제어부는 델타 시그마 변조기(310)의 이득 대신에 증폭기(200)의 이득을 제어하거나 둘 모두의 이득을 제어할 수 있을 것이다. 증폭기(200)의 이득을 제어하기 위해서는 전술한 바와 같이 입력 커패시터(CIN) 또는 피드백 커패시터(CFB)의 용량을 제어할 수 있을 것이다. 전술한 실시예들에서 제어 신호에 따라 커패시터의 용량을 제어하는 기술은 통상의 기술자에게 잘 알려진 것이므로 구체적인 회로를 예시하는 것은 생략한다. 본 발명에 의한 반도체 장치는 증폭기(200)와 아날로그 디지털 변환기(300)에서 각각 이득을 제어할 수 있으므로 이들의 조합에 의하여 전체 이득이 결정될 수 있다. 도 6 및 7은 본 발명의 일 실시예에 의한 반도체 장치의 효과를 나타내는 그래프이다. 도 6의 그래프는 본 발명의 일 실시예에 의한 반도체 장치의 노이즈를 측정한 결과를 나타낸다. 도 6의 그래프에서 가로축은 특정한 아날로그 값에 대응하여 출력되는 디지털 값의 변위를 나타내고 세로축은 대응하는 변위의 발생 횟수를 나타낸다. 그래프에서 1-시그마 표준 편차를 기준으로 4.29 LSB RMS noise 특성을 나타냈는데 이는 실험에 사용한 24-비트 ADC를 기준으로 총 224개의 디지털 출력 중에 4.29개만이 노이즈의 영향을 받는다는 의미이다. 이를 통해 본 발명의 일 실시예에 의한 반도체 장치가 플리커 노이즈나 DC 옵셋으로 인한 노이즈를 잘 억제하고 있음을 확인할 수 있다. 도 7의 그래프에서 가로축은 반도체 장치의 이득을 나타내고 좌측 세로축은 출력되는 디지털 값을 나타내고 우측 세로축은 디지털 값에 대응하는 아날로그 전압을 나타낸다. 도 7의 그래프를 통해 디지털 값이 이득에 따라 선형적으로 변함을 확인할 수 있다. 그래프에서 R2는 선형성의 정도를 나타내는 지표로서 1에 가까울수록 더 선형적임을 나타낸다. 그래프에 표시된 바와 같이 본 실시예에서 R2의 값은 0.9999로 측정되었는데 이는 본 발명의 일 실시예에 의한 반도체 장치의 선형성이 매우 우수함을 나타낸다. 이상은 본 발명의 실시예를 개시한 것으로서 본 발명의 권리범위가 이상의 개시에 의하여 한정되는 것은 아니다. 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등 범위에 따라 결정될 수 있다. A semiconductor apparatus according to the present technology comprises: a signal input unit for selecting and outputting multiple input signals according to a channel selection signal; an amplifier for amplifying and outputting an output of the signal input unit; and an analog-to-digital converter for converting an output of the amplifier into a digital value, wherein the signal input unit performs a chopping operation according to a first chopping signal and the analog-to-digital converter comprises an output chopping circuit for performing a chopping operation according to the first chopping signal. 채널 선택 신호에 따라 다수의 차동 입력 신호를 선택하여 출력하는 신호 입력부; 상기 신호 입력부의 출력을 증폭하여 출력하는 증폭기; 및 상기 증폭기의 출력을 디지털 값으로 변환하는 아날로그 디지털 변환기 를 포함하되, 상기 신호 입력부는 선택된 차동 입력 신호의 극성을 제 1 쵸핑 신호에 따라 바꾸어 출력하고, 상기 아날로그 디지털 변환기는 상기 증폭기의 출력으로부터 비트 스트림을 출력하는 델타 시그마 변조기; 상기 제 1 쵸핑 신호에 따라 상기 비트 스트림의 위상을 조절하여 출력하는 출력 쵸핑 회로; 및 상기 출력 쵸핑 회로의 출력을 필터링하여 상기 디지털 값으로 출력하는 필터 를 포함하는 반도체 장치. 청구항 1에 있어서, 상기 신호 입력부는 쵸핑 스위치; 상기 채널 선택 신호 및 상기 제 1 쵸핑 신호에 따라 상기 쵸핑 스위치를 제어하는 쵸핑 스위치 제어부; 및 상기 채널 선택 신호에 의해 제어되고 상기 쵸핑 스위치에 연결되는 더미 스위치 를 포함하는 반도체 장치. 청구항 2에 있어서, 상기 쵸핑 스위치와 상기 더미 스위치는 각각 스위칭 소자를 포함하고, 상기 쵸핑 스위치에 포함된 스위칭 소자와 상기 더미 스위치에 포함된 스위칭 소자는 상보적으로 온오프되는 반도체 장치. 청구항 1에 있어서, 상기 증폭기는 입력 커패시터; 상기 입력 커패시터의 일단과 연결되는 입력단을 구비하고 상기 입력단에 제공된 신호를 증폭하여 출력단에서 출력하는 증폭부; 및 피드백 커패시터를 포함하며 상기 증폭부의 출력을 상기 입력단에 네거티브 피드백하는 제 2 피드백 회로 를 포함하되, 상기 증폭기의 이득은 상기 입력 커패시터와 상기 피드백 커패시터의 용량비로 결정되는 반도체 장치. 청구항 4에 있어서, 상기 증폭부는 상기 입력단이 차동 입력단이고 상기 출력단이 차동 출력단인 차동 증폭부이고, 상기 입력 커패시터는 상기 차동 입력단에 연결되는 제 1 입력 커패시터와 제 2 입력 커패시터를 포함하고, 상기 피드백 커패시터는 상기 차동 입력단에 연결되는 제 1 피드백 커패시터와 제 2 피드백 커패시터를 포함하며, 상기 증폭기는 제 2 쵸핑 신호에 따라 상기 신호 입력부와 상기 제 1 입력 커패시터 및 상기 제 2 입력 커패시터 사이의 연결 경로를 변경하고 상기 제 2 쵸핑 신호에 따라 상기 차동 출력단과 상기 제 1 피드백 커패시터 및 상기 제 2 피드백 커패시터 사이의 연결 경로를 변경하는 쵸핑 회로를 더 포함하고, 상기 증폭부는 그 내부에서 상기 제 2 쵸핑 신호에 따라 상기 차동 출력단에 제공하는 신호의 극성을 변경하는 반도체 장치. 청구항 5에 있어서, 상기 증폭기는 임피던스 부스팅 커패시터를 통해 상기 증폭부의 출력을 상기 입력 커패시터의 타단에 포지티브 피드백하는 제 3 피드백 회로를 포함하고, 상기 임피던스 부스팅 커패시터는 상기 제 1 입력 커패시터와 연결되는 제 1 임피던스 부스팅 커패시터와 상기 제 2 입력 커패시터와 연결되는 제 2 임피던스 부스팅 커패시터를 포함하며, 상기 증폭기는 상기 제 2 쵸핑 신호에 따라 상기 차동 출력단과 상기 제 1 임피던스 부스팅 커패시터 및 상기 제 2 임피던스 부스팅 커패시터 사이의 연결 경로를 변경하는 쵸핑 회로를 더 포함하는 반도체 장치. 청구항 4에 있어서, 상기 증폭기는 상기 증폭부의 출력으로부터 리플 억제 신호를 생성하는 제 1 피드백 회로를 더 포함하고, 상기 증폭부는 상기 리플 억제 신호와 상기 입력단에 제공된 신호를 이용하여 증폭 동작을 수행하는 반도체 장치. 청구항 1에 있어서, 상기 제 1 쵸핑 신호의 주기는 상기 아날로그 디지털 변환기에서 디지털 변환 동작에 필요한 시간 이상으로 설정되는 반도체 장치. 청구항 1에 있어서, 상기 델타 시그마 변조기는 상기 제 1 쵸핑 신호의 반주기마다 활성화되는 리셋 신호에 따라 리셋되고, 상기 리셋 신호의 에지는 상기 제 1 쵸핑 신호의 에지와 정렬되는 반도체 장치. 청구항 1에 있어서, 상기 필터는 상기 출력 쵸핑 회로의 출력을 필터링하는 싱크 필터와 상기 싱크 필터의 출력을 필터링하여 상기 디지털 값으로 출력하는 FIR 필터를 포함하는 반도체 장치. 청구항 10에 있어서, 상기 FIR 필터는 상기 싱크 필터에서 출력되는 값들을 이동 평균하여 상기 디지털 값을 출력하는 반도체 장치. 청구항 1에 있어서, 상기 델타 시그마 변조기는 상기 증폭기의 출력 신호를 샘플링하는 제 1 커패시터와 상기 비트 스트림에 대응하는 아날로그 값을 샘플링하는 제 2 커패시터를 포함하는 샘플링부를 포함하되, 상기 아날로그 디지털 변환기의 이득은 상기 제 1 커패시터와 상기 제 2 커패시터의 용량비로 결정되는 반도체 장치. 청구항 12에 있어서, 상기 델타 시그마 변조기는 상기 샘플링부의 출력을 적분하는 적분 필터 및 상기 적분 필터의 출력으로부터 상기 비트 스트림을 출력하는 비교기를 더 포함하는 반도체 장치. 청구항 12에 있어서, 상기 비트 스트림 또는 상기 디지털 값에 따라 상기 제 1 커패시터 또는 상기 제 2 커패시터의 용량을 제어하는 용량 제어부를 더 포함하는 반도체 장치. 청구항 14에 있어서, 상기 용량 제어부는 상기 비트 스트림 또는 상기 디지털 값에 따라 상기 증폭기의 이득을 제어하는 반도체 장치.
