13-07-2006 дата публикации
Номер: KR100599444B1
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본 발명은 글로벌 데이터 버스의 라인 배치를 유지하면서 글로벌 데이터 버스 연결회로의 레이아웃 면적을 최소화할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다. 또한, 본 발명은 글로벌 데이터 버스 연결회로 제어신호가 구동해야 할 로드를 줄이고, 글로벌 데이터 버스 연결회로 제어신호의 스큐를 최소화할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 멀티-포트 메모리 소자에서 인접한 글로벌 데이터 버스를 연결하기 위한 다수의 단위 글로벌 데이터 버스 연결회로를 매트릭스 형태로 배치하는 방식을 도입하였다. 이 경우, 글러벌 데이터 버스의 라인 배치를 수정하지 않으면서 글로벌 데이터 버스 연결회로의 레이아웃 면적을 최소화할 수 있다. 한편, 본 발명에서는 매트릭스의 각 컬럼축 별로 제어신호를 구동하는 방식을 사용함으로써 글로벌 데이터 버스 연결회로 제어신호가 구동해야 할 로드를 줄이고, 글로벌 데이터 버스 연결회로 제어신호의 스큐를 최소화할 수 있다. An object of the present invention is to provide a multi-port memory device capable of minimizing the layout area of a global data bus connection circuit while maintaining the line arrangement of the global data bus. In addition, an object of the present invention is to provide a multi-port memory device capable of reducing the load that the global data bus connection control signal has to drive and minimizing the skew of the global data bus connection control signal. In the present invention, a method of arranging a plurality of unit global data bus connection circuits in a matrix form for connecting adjacent global data buses in a multi-port memory device is introduced. In this case, the layout area of the global data bus connection circuit can be minimized without modifying the line arrangement of the global data bus. Meanwhile, in the present invention, by using a method of driving a control signal for each column axis of the matrix, it is possible to reduce the load to be driven by the global data bus connection circuit control signal and to minimize skew of the global data bus connection circuit control signal. 멀티-포트 메모리, 글로벌 데이터 버스, 파이프 레지스터, 매트릭스, 레이아웃 Multi-Port Memory, Global Data Bus, Pipe Registers, Matrix, Layout
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