СПОСОБ И УСТРОЙСТВО ДЛЯ НЕЯВНОЙ ПРЕДВАРИТЕЛЬНОЙ ЗАРЯДКИ ДИНАМИЧЕСКОЙ ОПЕРАТИВНОЙ ПАМЯТИ (DRAM)

Изобретение относится к устройству и способу неявной предварительной зарядки динамической оперативной памяти. Техническим результатом является расширение функциональных возможностей. Устройство памяти содержит, по меньшей мере, один банк, состоящий из ячеек памяти, организованных во множество строк ячеек памяти; и логическое средство управления, соединенное, по меньшей мере, с одним банком, и реагирующее на прием устройством памяти команды активации одиночной строки для открывания конкретной строки таким образом, что, если нет открытых строк, когда принята команда активации строки, то конкретная строка, по меньшей мере, в одном банке открывается, а если в банке открыта другая строка, отличная от конкретной строки, когда принята команда активации строки, то другая строка закрывается и конкретная строка открывается. Устройство управления памятью содержит первое местоположение хранения, в котором сохраняются данные относительно строк в банке ячеек памяти в устройстве памяти и логическое средство ...

ДИНАМИЧЕСКОЕ ПОСЛЕДОВАТЕЛЬНОЕ ФУНКЦИОНАЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области микро-наноэлектроники и может быть использовано при создании динамических запоминающих устройств, двухмерных управляющих матриц для жидкокристаллических дисплеев, скоростных и высокоточных сканеров, двухмерных сенсоров, линий задержки и т.д. Изобретение позволяет повысить быстродействие функционального устройства, а также упростить технологию его изготовления, уменьшить его размеры и повысить интеграцию. В устройстве применяется цепочка последовательно соединенных активных функционально-интегрированных ячеек, которые способны управлять технологически совместимыми с ними электрическими приборами. Каждая ячейка цепочки представляет собой простейшую электрическую схему, состоящую из МОП-транзистора, резисторов и конденсатора. При этом используется задержка времени выключения МОП-транзистора по отношению ко времени окончания действия выходного сигнала. 16 ил.

УСТРОЙСТВО ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ ДЛЯ ДОСТИЖЕНИЯ ВЫСОКОЙ ПРОИЗВОДИТЕЛЬНОСТИ И СПОСОБ РАСПОЛОЖЕНИЯ В НЕМ СИГНАЛЬНЫХ ШИН

Изобретение относится к устройству полупроводниковой памяти. Техническим результатом является высокая производительность указанного устройства без использования отдельной локальной шины ввода-вывода для соединения битовой шины и главных шин ввода-вывода. Устройство содержит банки памяти, множество битовых шин, шин ввода-вывода данных (сигнальных шин), шин выбора столбца (сигнальных шин), словных шин, главную шину ввода-вывода данных, транзисторы считывания, транзисторы для записи, мультиплексор. Способ описывает расположение в нем сигнальных шин. 2 с. и 1 з.п. ф-лы, 13 ил.

ЦЕПЬ ДЛЯ ГЕНЕРИРОВАНИЯ НА ОСНОВЕ ДАННОГО НАПРЯЖЕНИЯ ВНЕШНЕГО ИСТОЧНИКА, НАПРЯЖЕНИЯ ВНУТРЕННЕГО ИСТОЧНИКА

Цепь для генерирования напряжения внутреннего источника, подводимого к элементам памяти полупроводникового устройства, включают цепь для генерирования опорного напряжения, компаратор для сравнения напряжения внутреннего источника с опорным напряжением, запускающий каскад для подвода под управлением компаратора напряжения внешнего источника к напряжению внутреннего источника и цепь для генерирования низкого опорного напряжения для генерирования управляющего сигнала, полностью включающего запускающий каскад, когда уровень напряжения внешнего источника ниже уровня опорного напряжения, за счет чего управляющий сигнал указанной цепи, генерирующей низкое опорное напряжение, предотвращает подачу выходного сигнала с компаратора с тем, чтобы подать напряжение внешнего источника на элементы памяти запоминающего устройства. Техническим результатом является повышение быстродействия. 2 с.п. и 4 з.п.ф-лы, 3 ил.

ТЕСТОВАЯ ИНТЕГРАЛЬНАЯ СТРУКТУРА

Изобретение относится к полупроводниковым интегральным схемам. Тестовая интегральная структура содержит первую и вторую клемму для подключения напряжения питания, входные клеммы, блок идентификации, подключенный между первой и второй клеммами, первый и второй блоки защиты входов, выходы которых соединены с одноименными клеммами блока идентификации и объекта контроля, при этом блок идентификации содержит ограничитель напряжения и плавкую перемычку, а ограничитель напряжения выполнен на последовательно соединенных МОП-транзисторах, затворы которых соединены с их соответствующими стоками. 3 ил., 1 табл.

СИСТЕМА И СПОСОБ СНИЖЕНИЯ ЭНЕРГОПОТРЕБЛЕНИЯ ДИНАМИЧЕСКОГО ОЗУ ПОСРЕДСТВОМ ИСПОЛЬЗОВАНИЯ УКАЗАТЕЛЕЙ ДЕЙСТВИТЕЛЬНЫХ ДАННЫХ

Изобретение относится к вычислительной технике. Технический результат заключается в снижении энергопотребления динамической оперативной памяти. Способ обновления матрицы динамической оперативной памяти (DRAM), организованной в виде множества независимо обновляемых блоков памяти, содержащий: ассоциирование указателя с каждым независимо обновляемым блоком памяти; при записи данных в независимо обновляемый блок памяти, установку ассоциированного указателя для отражения действительных данных; увеличение задержки между операциями обновления, пропорционально ненулевому числу подавленных циклов обновления, причем цикл обновления подавляется, если ассоциированный указатель отражает недействительные данные, таким образом, чтобы только все независимо обновляемые блоки памяти, которые содержат действительные данные, могли обновляться с максимальным периодом обновления; и обновление с упомянутым максимальным периодом обновления только независимо обновляемых блоков памяти, у которых ассоциированный ...

СПОСОБ УПРАВЛЕНИЯ РАБОТОЙ ПОРТА ПОСЛЕДОВАТЕЛЬНОГО ДОСТУПА К ВИДЕОПАМЯТИ

Изобретение относится к способу управления работой порта последовательного доступа к видеопамяти, имеющей порт памяти произвольного доступа - RAM и порт памяти последовательного доступа - SAM. Порт SAM можно перевести из режима "Последовательная запись" - SW в режим "Последовательное считывание" - SR через посредство режима "Считывание - псевдопересылка" RRT без пересылки данных для сравнения исходных данных с данными, считываемыми из порта SAM, при тестировании SAM. Способ позволяет осуществлять проверку на исправность порт RАM и порт SAM на пластинчатом устройстве в процессе массового изготовления двухпортовых запоминающих устройств. 2 з.п.ф-лы, 9 ил.

КАСКАДНЫЙ ИНТЕГРАЛЬНЫЙ МОДУЛЬ ДИНАМИЧЕСКОЙ ПАМЯТИ "СИБЛ"

Интегральный каскадный модуль динамической памяти, выполненный в виде триггера, отличающийся тем, что он содержит также одно входное и выходное звенья, являющиеся каскадными звеньями соответственно первого и последнего каскадов, и выполнен в виде, как минимум, из одного каскада, который состоит из одного интегрального модуля динамической памяти, содержащего два исполняемых полупроводниковых ключа, имеющих одну входную шину и, по меньшей мере, две выходные шины управляемого сигнала и две раздельные шины управляющего сигнала, связанные с упомянутыми исполняемыми полупроводниковыми ключами, упомянутого интегрального модуля динамической памяти в каскаде, при этом каждый каскад содержит по одной раздельной шине управляющего сигнала на каждый исполняемый полупроводниковый ключ, а исполняемые полупроводниковые ключи выходного каскадного звена коммутируются к дополнительно установленному дешифратору, считывающему один из вариантов динамической памяти, обеспечивая один из вариантов состояния динамической ...

ДИНАМИЧЕСКОЕ ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной и измерительной технике, а именно к запоминающим устройствам электронных вычислительных машин. Целью изобретения является повышение быстродействия при записи и считывании. Динамическое полупроводниковое запоминающее устройство может работать в режиме обращения (во время которого регенерация заблокирована), в режиме регенерации, если нет обращений, и в режиме прерывания регенерации, если обращение поступило во время регенерации. Устройство содержит блок памяти, регистр адреса, счетчик адреса, формирователь импульсов регенерации, формирователь смены адреса регенерации, и формирователь сигналов управления, формирователь сигналов выбора кристалла, формирователь сигналов считывания, элементы И, ИЛИ, НЕ, 1 ил.

Устройство для регенерации информации в блоках памяти

Устройство для регенерации информации

Изобретение относится к области вычислительной техники, а именно к устройствам для регенерации информации, и может быть использовано в динамических за- поминаюихих устройствах. Изобретение позволяет повысить быстродействие динамических запоминающих устройств за счет уменьшения времени, отводимого на регенерацию информации при изменении температуры окружающей среды. Устройство содержит коммутатор , блок управления, счетчик, триггер, делитель частоты, блок синхронизации, датчик температуры, управляющие входы и выходы устройства. 1 ил. кэ оо 00 ...

Устройство для контроля динамических блоков памяти

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля динамических оперативных блоков памяти. Целью изобретения является расширение области применения устройства за счет обеспечения измерения предельного времени регенерации информации в контролируемом блоке памяти. Устройство содержит генератор импульсов, первый счетчик, дешифратор , мультиплексор, два триггера , элемент задержки, три элемента И, делитель частоты, регистр результата сравнения, блок сравнения, второй счетчик, формирователь одиночного сигнала, блок задания эталонных данных, блок задания диапазона измерения , регистр индикации, блок индикации и блок анализа считанной информации , который содержит формирователь контрольного кода, блок задания эталонного кода, блок сравнения, распределитель импульсов, регистр индикации и блок индикации. Устройство обеспечивает контроль блока памяти в режимах Чтение единиц/Запись ну- лей и Чтение нулей/Запись единиц. Измерение предельного времени ...

Динамическое запоминающее устройство с коррекцией ошибок

... 1, ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ . УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее накопитель, регистр адреса , счетчик, дешифратор, первый коммутатор , одни выходы которого соединены с первым входом накопителя, другие - с входом дешифратора, выходкоторого подключен к второму входу накопителя, первый вход первого коммутатора соединен с выходом регистра адреса, вход которого является адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, о т л ич а ю щ е е ,с я тем, что, с целью повьш1ения надежности устройства, в него введены формирователь корректирующих сигналов, регистр регенера-. ции, второй коммутатор, блок коррекции , блок управления, причем первый вход второго коммутатора соединен с выходом формирователя корректирующих сигналов, вход которого является информационным входом устройства, выход регистра регенерации соединен с вторым входом второго коммутатора, выход которого подключен к третьему входу накопителя, выход которого соединен с входом блока коррекции ...

Устройство для записи информации в МДП динамический-матричный накопитель

УСТРОЙСТВО ДЛЯ ЗАПИСИ ИНФОРМАЦИИ В МДП-ДИНА1-1ИЧЕСКИЙ МАТРИЧНЫЙ НАКОПИТЕЛЬ, содержащее первый и второй ключевые транзисторы записи, четьфе буферных транзистора записи, затворы первого и четвертого буферных транзисторов записи являются ин|1Ормационным входом устройства, а затворы второго.и третьего буферных транзисторов записи являются инверсным информационным входом устройства, стеки второго и четвертого буферных транзисторов записи соединены с общей Ешной, исток второго и сток первого буферных транзисторов записи, исток четвертого и сток третьего буферных транзисторов записи соединены с первой и второй шинами записи соответственно , затворы ключевых транзисторов записи являются входом разрешения записи устройства, первая и вторая шины записи подключены к- стокам первого и второго ключевых транзисторов записи соответственно, истоки которых являются первым и вторым вькодаъж устройства соответственно, о т л и ч а - ю щ е е с я тем, что, с целью повышения его надежности за счет увеличе .ния ...

Устройство для регенерации динамической памяти

Изобретение относится к вычислительной технике и может быть использовано для регенерации динамической памяти ЭВМ. Цель изобретения - повышение быстродействия динамической памяти. Устройство содержит первый 1 и второй 2 генераторы тактовых импульсов, первый 3 и второй 4 триггеры, второй 5 и первый 6 шинные формирователи, блок 7 местного управления, счетчики 8, дешифратор 9, шифратор 10, регистр 11, элемент И 12, элемент ИЛИ 13. Кроме того, устройство содержит вход 16 требования прямого доступа к памяти (ПДП) процессора 14, вход 17 предоставления ПДП, входы-выходы 20 управления памятью, группу выходов 21 и группу входов 22 блока 7 местного управления, вход 23 режима работы блока 7 местного управления, выход 24 сигнала синхронизации, выход 25 сигнала разряжения записи, выход 26 сигнала стробирования, выход 27 сигнала сброса, синхровход 28 блока 7. В исходном состоянии триггеры 3, 4, 52 сброшены, счетчики 8 обнулены. При обращении к оперативной памяти 15 происходит регенерация всех ячеек памяти ...

Запоминающее устройство с автоматичес-КиМ ВОССТАНОВлЕНиЕМ РАбОТОСпОСОбНОСТи

Устройство для регенерации информации в блоках памяти микропроцессорной системы

Изобретение относится к вычислительной технике и может быть использовано в оперативных запоминающих устройствах динамического типа. , Цель изобретения - повышение быстродействия устройства. Устройство содержит первый и второй анализаторы текущего состояния микропроцессора, первый и второй блоки местного управления , первый и втор й формирователи импульсов, счетчик и мультиплексор . Работа устройства заключается в том, что регенерация информации производится в моменты простоя микропроцессора в режимах выполнения команд Ожидание, Останов, Прямой доступ в память и при дешифрации микропроцессором текущего кода команд.-Состояние микропроцессора определяется анализаторами, адрес регенерации формируется счетчиком . Использование устройства в вычислительной системе позволяет повысить ее производительность за счет исключения специальных остановов микропроцессора для регенерагдаи, 2 3.п. ф-лы, 5 ил. О iS (Л ...

Динамическое запоминающее устройство с восстановлением информации

Запоминающее устройство с автоматическим восстановлением работоспособности

Устройство динамической памяти с фазоимпульным представлением информации

DYNAMISCHER SCHREIB-LESESPEICHER UND VERFAHREN ZUM BETREIBEN EINES SOLCHEN

Auf-dem-Chip-Oszillator und Testverfahren dafür

Computer aided design system for digital memory - has data file used to control subdivision of word bits into groups

The computer aided design system is used in the generation of digital memories that have an N bit word length, sub divided into groups. The development system has an input unit (4) for entry of key parameters, RAM (2), ROM (3), limit data file (5), design data (6), display (7) and a printer (8). The processor (1) executed continuous checks to determine of the critical sub division of the bits into groups has been carried out. The process uses the conditions stated in the limit data file as references. ADVANTAGE - Automatic process providing sub division of bits into groups.

Semiconductor memory e.g. DRAM/SOI-DRAM

The memory includes a capacitor (72cas) that has a pair of electrodes between which a floating body is pinched. A MOS transistor (72cb) of a memory cell (72c) is connected to one electrode of the capacitor. The electric charge stored by MOS transistor is ejected by a bit line pair (72b).

Halbleiterspeicheranordnung

HALBLEITERSPEICHEREINRICHTUNG MIT EINEM GETEILTEN LESEVERSTAERKER UND VERFAHREN ZU DEREN BETRIEB

Speicheranordnung und serielle/parallele Datenwandlerschaltung

ANORDNUNG VERFLOCHTENER UND VERSCHLUNGENER WORTLEITUNGEN FUER HALBLEITERSPEICHER

Umfangreiche Datenbusarchitektur

Halbleiterspeicheranordnung und Betriebsverfahren dafür

Halbleiterspeicher mit verbesserter Leseanordnung

Speicherzellenmatrix der Multiporthalbleiterspeicheranordnungstype

HALBLEITERSPEICHERGERAET.

Eingebauter programmierbar Mustererzeuger für Halbleiter-Speicheranordnungen

Dynamischer RAM

Halbleiter-Speicher mit automatischem Testmodus-Ausgang auf Chip-Enable

BILDVERARBEITUNGSEINRICHTUNG.

Halbleiterspeichervorrichtung

Halbleiterspeichervorrichtung, umfassend: ein Speicherfeld (100) mit einem ersten, zweiten, dritten und vierten Feldblock (10–40), wobei die Feldblöcke in Form einer 2×2-Matrix angeordnet sind und dadurch zwei Zeilen und zwei Spalten von Feldblöcken bilden; eine Vielzahl von zwischen den Zeilen der Feldblöcke angeordneten Anschlußflächen; einen in einem Zentrumsbereich (70) des Speicherfelds angeordneten Datenpfadschaltkreis (50, 112, 114, 122, 124, 212, 214, 222, 224): eine Vielzahl von Datenleitungen (DL), die die Anschlußflächen mit dem Datenpfadschaltkreis verbinden; und eine Vielzahl von Haupteingangs/Ausgangsleitungen (MIO), die die Feldblöcke mit dem Datenpfadschaltkreis verbinden, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung ferner einen zwischen den Spalten der Feldblöcke angeordneten Datenpfadsteuerschaltkreis (60) umfaßt; und die Vielzahl der Haupteingangs/Ausgangsleitungen lediglich zwischen den Zeilen der Feldblöcke angeordnet sind.

Halbleiterspeichersystem

Halbleiterspeicher

Integrierte Halbleiterschaltung mit wählbaren Funktion und geringem Standby-Strom

Elektronisches Speichersystem und -verfahren

Dynamische Speicherschaltung mit einem Abfühlschema.

DYNAMISCHE SCHREIB- UND LESESPEICHERVORRICHTUNG

HALBLEITERSPEICHERGERAET.

Dynamischer RAM-Speicher mit Redundanz und verbesserter Prüfbarkeit.

DYNAMISCHER RAM, UND VERFAHREN ZUR STABILISIERUNG DER STROMSTOESSE IN SOLCH EINER SPEICHERSCHALTUNG.

Videospeicheranordnung.

Integrierter Schaltkreis mit synchronem Halbleiterspeicher, ein Verfahren zum Zugriff auf den besagten Speicher sowie ein System, das einen solchen Speicher beinhaltet

DRAM mit gegen Diaphonie abgeschirmten Bitleitungen.

Halbleiterspeicher mit getaktetem Zugriffskode für den Eintritt in den Prüfmodus

Adressaktivierungsanordnung und Verfahren für Speichermodule

Bildspeicher für graphische Daten

Bildspeicher für graphische Daten

HALBLEITERSPEICHERANORDNUNG.

Synchroner dynamischer Speicher

Halbleiterspeicher

Signalspielraumprüfsystem.

Bildspeicher.

Hierarchische Spaltenleitungsauswahl für Multi-Bank-DRAM-Speicher und Verfahren dazu

Auffrischgerät für eine Halbleiterspeichereinrichtung und Auffrischverfahren hierfür

Ein Auffrischgerät für eine Halbleiterspeichereinrichtung und ein Auffrischverfahren dazu, welches die Testzeit durch gleichzeitiges Auffrischen einer normalen Zelle und einer redundanten Zelle in einem Testmodus reduzieren kann, wird veröffentlicht. Das Auffrischgerät für die Halbleiterspeichereinrichtung kann einen redundanten Zellauffrischungssignalgenerator zum Erzeugen eines redundanten Zellauffrischsignals zum Auffrischen einer redundanten Zelle beinhalten, wenn ein Auffrischen in einem Testmodus gefordert wird, einen Wortleitungsfreigabesignalgenerator zum Erzeugen eines normalen Wortleitungsfreigabesignals und eines redundanten Hauptwortleitungsfreigabesignals in Antwort auf das redundante Zellauffrischungssignal in einem redundanten Zellmodus und einen Wortleitungstreiber zum gleichzeitigen Auffrischen der normalen und redundanten Zellen durch gleichzeitiges Treiben einer normalen Hauptwortleitung und einer redundanten Hauptwortleitung in Antwort auf das redundante Zellauffrischsignal ...

Halbleiterspeichervorrichtung mit wechselbarer Eingabe/Ausgabe-Datenbitanordnung

Schaltkreis zum Erzeugen eines Taktsignals für getrennte Bitleitungen in einer Halbleiterspeichervorrichtung

Strombegrenzung während des Blockschreibens in Speicherschaltungen

Verfahren und Vorrichtung zum Steuern des Abschlusses stromgetriebener Schaltungen

Halbleiterspeicher mit Refresh- und Redundanzschaltungen

Mikroelektronisches Bauelement

GLEICHRICHTERDIODE

MONOLITHISCHER BAUSTEIN

SEMICONDUCTOR MEMORY

Synchrone Halbleiterspeichervorrichtung

HALBLEITERSCHALTUNG MIT SPEICHER UND PULSTREIBERSCHALTUNG.

DYNAMISCHER LESE/SCHREIB-RANDOMSPEICHER

SPEICHERSYSTEM

Integrierter Speicher

Der integrierte Speicher weist einen ersten Adreßpfad auf, über den Adreßanschlüsse (ADR) mit ersten Auswahlleitungen (CSL) einer ersten Gruppe (G1) verbunden sind und der entsprechende erste Leitungen (L1) und eine erste Decoderschaltung (DEC1) aufweist. Außerdem weist er einen zweiten Adreßpfad auf, über den die Adreßanschlüsse (ADR) mit ersten Auswahlleitungen (CSL) einer zweiten Gruppe (G2) verbunden sind und der entsprechende zweite Leitungen (L2) und eine zweite Decoderschaltung (DEC2) aufweist. Die erste Decoderschaltung (DEC1) ist schneller als die zweite Decoderschaltung (DEC2). Die ersten Leitungen (L1) weisen eine größere Signallaufzeit auf als die zweiten Leitungen (L2).

Combined random access and serial port dynamic video RAM - has memory array that can either be accessed via 4-bit parallel port or via 4-bit serial port

The semiconductor memory device comprises a memory array (2) with associated sense amplifiers (3) and an address buffer (10), together with input/output elements for both random access and serial operation. Row (13) and column (14) decoders and a parallel data input/output buffer (15) are used for random access operation via connectors W100 to W103, while an address counter (7), serial selectors (6a,6b), data registers (4a,4b) and a serial input/output buffer (5) are used for serial operation via connectors S100 to S103. A timing signal generator (16) provides internal control signals in response to the external RAS, CAS, WB/WE, DT/OE, SC, SE and SWE signals. The OEbar and WEbar external signals control the reading and writing of data to and from the serial buffer and are themselves governed by the SWEbar signal that is applied to the data registers and the output buffer to switch the serial operation mode. For image processing in CAD system. USE/ADVANTAGE - Single unit combines access ...

Schaltbarer Bustreiberabschlusswiderstand

BEFEHLSIGNALGENERATOR FÜR SPEICHERANORDNUNGEN

MULTI-BIT BLOCKWEISES SCHREIBEN IN EINEM DYNAMISCHEN DIREKTZUGRIFFSSPEICHER

Schwebende Bitleitungen Prüfmodus mit digital steuerbaren Bitleitungen-Abgleichschaltungen

Zweikanalspeicher und Verfahren zur Datenübertragung in einem solchen

Vorrichtung zur Erzeugung von Daten und Betriebsverfahren für die Vorrichtung

Halbleiterspeicheranordnung

Halbleiterspeichervorrichtung

Hybrid memory cell for dynamic random access memory (DRAM), containing specified substrate with transistor structure(s) with drain, source, control contact and channel zone between drain and source, etc

Memory cell contains drain, source, control contact (18) and channel zone (20) between drain and source in its transistor structure on device plane (10). In lower region (14) of substrate (12) is formed first capacitor structure, with first memory electrode (28) coupled to drain. Counterelectrode (30) is separated from first memory electrode by first dielectric film (32) to form first capacity. In top region (16) of substrate is formed second capacitor structure, similar to first one, using second memory electrode (34), second counter electrode (36) and second dielectric film (38).

Halbleiterschaltungsvorrichtung mit der Fähigkeit, Stromversorgungspotentiale extern an eine interne Schaltung anzulegen und dabei Rauschen einzuschränken

Halbleiterschaltungsvorrichtung mit einer Steuerschaltung (200, 210), die einen Betrieb der Halbleiterschaltungsvorrichtung, folgend einer extern gelieferten Anweisung, steuert; einer internen Schaltung, die durch ein Signal mit dem Bereich außerhalb der internen Schaltung kommuniziert; einer internen Stromversorgungsschaltung (310, 330, 340), die ein externes Stromversorgungspotential erhält, um ein internes Stromversorgungspotential zu erzeugen und die interne Schaltung während eines normalen Betriebsmodus zu treiben; und einer Schaltung zur Spannungsanlegung (220), die durch die Steuerschaltung gesteuert wird, um ein zweites extern geliefertes Potential für die interne Schaltung anstelle des internen Stromversorgungspotentials während eines Testbetriebsmodus bereitzustellen, wobei die Schaltung zur Spannungsanlegung einen Anschluß (118), der das zweite extern gelieferte Potential empfängt; einen ersten Feldeffekttransistor (N112), der zwischen dem Anschluß und einem internen Knoten bereitgestellt ...

Temperatursensorschaltung und zugehöriges Auslösetemperatur-Bestimmungsverfahren

Temperatursensorschaltung mit folgenden Merkmalen: - einer Komparatorschaltung (100) mit einem Ausgangsknoten (OUT) und einem variablen Stromknoten (N01), wobei der Ausgangsknoten (OUT) eine erste Spannung bei einer vorgegebenen Temperatur aufweist, wenn ein Strom (I1) am variablen Stromknoten (N01) kleiner als ein Schwellwertstrom (Ir) ist, und eine davon verschiedene zweite Spannung bei der vorgegebenen Temperatur aufweist, wenn der Strom (I1) am variablen Stromknoten (N01) größer als der Schwellwertstrom (Ir) ist, - einer ersten variablen Widerstandsschaltung (150), die eine Anzahl n von in Reihe zwischen dem variablen Stromknoten (N01) und einer Versorgungs- oder Referenzspannung (VSS) eingeschleiften Widerständen (RU1 bis RU6) umfasst, wobei n eine ganze Zahl größer oder gleich vier ist und wobei die n Widerstände (RU1 bis RU6) unterschiedliche Widerstandswerte haben, und - einer ersten Auswahlschaltung (160), die selektiv einzelne der n Widerstände (RU1 bis RU6) überbrückt.

Ein Erhöhungsspannungsgenerator einer Halbleiterspeichervorrichtung

Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Datenübertragungsrate

A method for operating a semiconductor memory at a data transmission rate which is twice as fast. According to the invention, data read access and data write access is divided up into two memories. A first memory bank is operated at one speed which is offset by a factor of 0.5 in relation to the operating speed of the second memory bank and the data partial flows are combined at the output of the two memory banks to form a data flow at a frequency which is multiplied by two.

Merged memory and logic (mml) intergrated circuits including independant memory bank signals

RAM AND METHOD OF TESTING RAM

Semiconductor memory device having hierarchical column select line structure

MODE CONVERSION OF A DUAL-PORT MEMORY DEVICE

A method for mode conversion of a dual-port memory device including a RAM(random access) port and a SAM (serial access) port. The SAM port can be converted from a serial write mode SW to a serial read mode SR by a pseudo read transfer mode PRT without data transfer between the ports, to enable testing of the SAM port by comparing original data with data read out from the SAM port. The RAM port and the SAM port can be tested easily as to whether or not they are normal in the wafer state in mass production of the dual-port memory device. ...

RANDOM ACCESS MEMORY SYSTEM

Parallel test circuit for semiconductor memory device

A parallel test circuit of a semiconductor memory chip comprises means for limiting the number of output pads conveying the output of the test circuit, and it may be used both in a wafer test for all of the output pads and in a package test for a reduced number of the output pads. As shown, and in a wafer test, the outputs of first controlled comparators (0-7) may be transmitted to output pads (0-7) via buffers (0-7) and short-circuiting switches activated as required; but in a package test the outputs of pairs of first controlled comparators are compared in second controlled comparators and the results are conveyed to a reduced number of pads. A control signal generator is described with reference to Figure 4 (not shown). ...

Parallel test circuit for semiconductor memory device

EXTENTED FLASH WRITING CIRCUIT FOR TESTING A MEMORY DEVICE

An extended flash writing circuit for testing a DRAM has an equalizing and connecting part 5, a node connecting part 4, and a write signal processing part 3. A pair of fast-bit-line nodes FBL, FBL are constructed to which all bit lines B/L/, B/L are connected and a data-writing path is formed through the fast-bit-line thereby simplifying layout of the DRAM. In addition, level stabilization of a bit line for equalization is fast. Writing the data directly on each memory cell through the bit lines without the use of I/O lines and simultaneously writing the data on each memory cell connected to a selected word line at speed is possible. …… ...

Internal source voltage generating circuit for a semiconductor memory device

An internal voltage source, suitable for operating a semiconductor memory in normal and stress modes, comprises: an external voltage Vext applied to an input terminal and an internal voltage VINT supplied at an output terminal. The internal voltage source is arranged such that VINT rises with that of Vext at a first rate when Vext is below the normal operation range, a second rate when Vext is within the normal operating range Vno - Vsm and a third rate when Vext is above the operating range. The said second rate is lower than the said first rate, and the third rate is higher than the second rate when in the stress mode and equal to the second rate when in the normal mode. The internal voltage source may comprise a voltage generator, a voltage clamping unit with series connected transistors, a voltage divider and a differential amplifier. An external signal may be applied to one of the clamping transistors to select between normal and stress operating modes.

Refresh apparatus for semiconductor memory device and refresh method thereof