Vorrichtung zur Erzeugung von Daten und Betriebsverfahren für die Vorrichtung

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zur Er-zeugung von Daten, insbesondere Bilddaten, mit einer beliebigen An-zahl von Bit mit einer Mehrzahl von dynamischen Halbleiterspei-chereinrichtungen, die jeweils das Lesen/Schreiben von Daten auf ei-ner Basis einer Mehrzahl von Bit auf einer Mehrzahl von gemeinsamen Dateneingabe-/ausgabeleitungen ermöglichen. Die Erfindung betrifft auch ein Betriebsverfahren für eine derartige Vorrichtung mit einem Speicherzellenfeld, das eine Mehrzahl von Speicherzellen jeweils zum Speichern von 1-Bit-Daten aufweist.
Eine herkömmliche dynamische Direktzugriffspeichereinrichtung (nachfolgend als DRAM bezeichnet) erzeugt Daten mit 1 Bit, 4 Bit oder 8 Bit. DRAM-Einrichtungen von 4 Bit und 8 Bit werden allge-mein als Speichereinrichtungen mit Mehrbit-Konfigurationen be-zeichnet.
Auf dem Gebiet der Bildverarbeitung werden Daten oftmals auf einer 6-Bit- oder 7-Bit-Basis verwendet. Das hat die folgende Ursache: Speicher werden in Rechnern ursprünglich verwendet, um 4-Bit-, 8-

Bit- oder 16-Bit-Daten zu speichern. Andererseits werden 6-Bit- oder 7-Bit-Daten für die Bildverarbeitung verwendet. Während ein 8-Bit-Speicher eine große Speicherkapazität hat, erfordert er hö-here Herstellungskosten, und die Herstellung von speziellen 6-Bit- oder 7-Bit-Speichern kostet ebenfalls viel.
Solche Bilddaten von 6 Bit oder 7 Bit werden zur Bildung spe-zieller Bilder - etwa in einem Suchbetrieb und einer langsamen Wiedergabe (siehe "Home VTR Containing Field Memory for Correcting Crossbar and Skew Distortion in Search Mode" NIKKEI ELECTRONICS, 1986, 20. Oktober, S. 406) - verwendet.
Fig. 12A ist ein Blockschaltbild, das eine Vorrichtung zur Erzeu-gung von 6-Bit-Luminanz-Daten darstellt, die im genannten Artikel gezeigt ist.
Unter Bezugnahme auf Fig. 12A enthält die Vorrichtung 4-Bit-Spei-chereinrichtungen M1, M2 und M3 und eine Auswahleinrichtung 50 zum Auswählen von 6-Bit-Daten. Luminanzdaten werden in jede der Spei-chereinrichtungen M1-M3 4-Bit-Weise geschrieben. Die Auswahlein-richtung 50 wählt abwechselnd entweder 4-Bit-Daten von der Spei-chereinrichtung M1 und 2-Bit-Daten von der Speichereinrichtung M3 oder 2-Bit-Daten von der Speichereinrichtung M3 und 4-Bit-Daten von der Speichereinrichtung M2 für jedes Feld aus. 6-Bit-Luminanz-daten werden auf diese Weise am Ausgangsanschluß der Auswahlein-richtung 50 erzeugt.
Die Auswahleinrichtung 50 erfordert jedoch 6 Schalteinrichtungen zum Auswählen der 6-Bit-Daten, was eine erhöhte Anzahl von Elemen-ten erforderlich macht.
Es wird angenommen, daß die Speichereinrichtung in Fig. 12A den in den Fig. 12B bis 12D gezeigten Aufbau habe.
Fig. 12B ist ein Blockschaltbild eines DRAM mit 4-Bit-Konfigura-tion. Fig. 12C ist ein Timing-Diagramm der DRAM-Einrichtung nach Fig. 12B.
Unter Bezugnahme auf Fig. 12B weist die DRAM-Einrichtung einen

RAS-Anschluß zur Aufnahme eines Zeilenadreßabtastsignals RAS (nachfolgend als RAS-Signal bezeichnet), einen CAS-Anschluß zur Aufnahme eines Spaltenadreßabtastsignals CAS (nachfolgend als CAS-Signal bezeichnet), Add-Anschlüsse zur Aufnahme eines Adreßsignals Add, einen OE-Anschluß zur Aufnahme eines Ausgangsfreigabesignals OE, Datenein-/ausgabeanschlüsse DQ1-DQ4 und einen WE-Anschluß zur Aufnahme eines Schreibsteuersignals WE auf. Die Datenein-/ausgabe-anschlüsse DQ1-DQ4 nehmen Ein-/Ausgangsdaten auf.
Die DRAM-Einrichtung enthält weiter ein Speicherzellenfeld 1 , ei-nen Zeilendecoder 2 , einen Spaltendecoder 3 , einen Adreßpuffer 4 , einen RAS-Puffer 5 , einen CAS-Puffer 6 , einen Ausgabepuffer 7 , einen Eingabepuffer 8 , eine OE-Pufferschaltung 90 und WE-Puffer-schaltung 100 .
Das Speicherzellenfeld 1 ist in vier Speicherzellenfeldblöcke 1 a, 1 b, 1 c, und 1d aufgeteilt. Eine Mehrzahl von Speicherzellen MC, die in einer Matrix angeordnet sind, Wortleitungen WL, die in Zei-lenrichtung angeordnet sind, und Bitleitungen BL, die in Spalten-richtung angeordnet sind, sind in jedem der Speicherzellenfeld-blöcke 1 a bis 1 d vorgesehen. Der Zeilendecoder 2 decodiert ein Zeilenadreßsignal eines in Zeitteilungsart angelegten Adreßsi-gnals, um eine Wortleitung WL jedes der Speicherzellenfeldblöcke 1 a-1 d auszuwählen. Der Spaltendecoder 3 decodiert ein Spalten-adreßsignal eines in Zeitteilungsart angelegten Adreßsignals, um eine Bitleitung BL (das heißt ein Paar von Bitleitungen) jedes der Speicherzellenfeldblöcke 1 a-1 d auszuwählen. Im Ergebnis dessen wird simultan in jedem der Speicherzellenfeldblöcke 1 a-1 d eine Speicherzelle an der durch den Zeilendecoder 2 ausgewählten Wort-leitung und der durch den Spaltendecoder 3 ausgewählten Bitleitung bezeichnet.
Der Adreßpuffer 4 empfängt ein Adreßsignal Add, um ein internes Adreßsignal zu erzeugen. Das interne Adreßsignal wird an den Zei-lendecoder 2 und den Spaltendecoder 3 angelegt.
Der RAS-Puffer 5 empfängt ein Zeilenadreßabtastsignal RAS, um ein internes RAS-Signal zu erzeugen. Das interne RAS-Signal wird an den Zeilendecoder 2 und die OE-Pufferschaltung 9 angelegt.




Der CAS-Puffer 6 empfängt ein CAS-Signal, um ein internes CAS-Si-gnal zu erzeugen. Das interne CAS-Signal wird an den Spaltendeco-der 3 angelegt.
Die OE-Pufferschaltung 90 ist mit dem Ausgabepuffer 7 in Differen-tial-Art sowie mit dem OE-Datenanschluß verbunden. Die OE-Puffer-schaltung 90 aktiviert den Ausgabepuffer 7 in Reaktion auf ein OE-Signal.
Eine WE-Pufferschaltung 100 ist mit dem Eingabepuffer 8 auf dif-ferentielle Weise sowie mit dem WE-Anschluß verbunden. Die WE-Puf-ferschaltung 100 aktiviert den Eingabepuffer 8 in Reaktion auf das Schreibfreigabesignal WE.
Der Ausgabepuffer 7 empfängt Daten von den Speicherzellen von 4 Bit und legt die empfangenen Daten an die Datenein-/ausgabean-schlüsse DQ1-DQ4 an.
Der Eingabepuffer empfängt 4-Bit-Daten von den Datenein-/ausgabe-anschlüssen DQ1-DQ4 und legt dieselben an bezeichnete Speicherzel-len von 4 Bit an.
Fig. 12C ist ein Timing-Diagramm, das den Betrieb der DRAM-Ein-richtung nach Fig. 12B darstellt. Die schraffierten Abschnitte der Zeichnung sind in einem beliebigen Zustand.
Ein im Adreßsignal Add enthaltenes Zeilenadreßsignal wird beim Abfallen des RAS-Signals abgetastet, und ein Spaltenadreßsignal wird beim Abfallen des CAS-Signals abgetastet. Eine Zeilenadresse und eine Spaltenadresse bezeichnen eine Speicherzelle im Speicher-zellenfeld. Die Daten vom Ein-/Ausgangsanschluß DQ1-DQ4 werden in die bezeichneten Speicherzellen eingeschrieben, und die geschrie-benen Daten werden aus den Speicherzellen ausgelesen.
Fig. 12D ist ein Blockschaltbild, das den Ausgabepuffer der Fig. 12B zeigt. Unter Bezugnahme auf die Abbildung enthält der Ausgabe-puffer 7 Datenausgabepuffer 71 , 72 , 73 und 74 .
Jeder der Datenausgabepuffer 71-74 ist zwischen den entsprechenden

Datenein-/ausgabeanschluß DQ1-DQ4 und einen I/O-Anschluß des Spei-cherzellenfeldes 1 geschaltet und nimmt in Reaktion auf das OE-Signal einen Lesefreigabezustand oder einen Leseverhinderungszu-stand (Zustand hoher Impedanz) ein.
Ein gewöhnlicher DRAM mit einer Mehrbit-Konfiguration enthält ei-nen Ausgangsfreigabeanschluß, an den ein Ausgangsfreigabesignal OE (nachfolgend als OE-Signal bezeichnet) angelegt wird, wodurch der Aufbau der Bilddatenerzeugungseinrichtung vereinfacht wird.
Fig. 13 ist ein Blockschaltbild, das eine Bilddatenerzeugungsein-richtung zeigt, die ein OE-Signal verwendet. Unter Bezugnahme auf Fig. 13 enthält die Bilddatenerzeugungseinrichtung Datenein-/aus-gabeanschlüsse DQ1, DQ2, DQ3 und DQ4, Speichereinrichtungen M1, M2 und M3 mit 4-Bit-Konfiguration, einen Taktgenerator 51 und eine Auswahleinrichtung 52 .
Der Taktgenerator 51 erzeugt Ausgangsfreigabesignale OE1 und OE2 und ein Auswahlsignal „ in Reaktion auf ein Taktsignal „. Das OE1- und OE2-Signal werden an Speichereinrichtungen M1 bzw. M2 angelegt und das „-Signal wird an die Auswahleinrichtung 52 angelegt.
Die Speichereinrichtung M1 weist Ausgangskanäle 1 a, 1 b, 1 c und 1 d auf, die Speichereinrichtung M2 weist Ausgangskanäle 2 a, 2 b, 2 c und 2 d auf, die Speichereinrichtung M3 weist Ausgangskanäle 3 a, 3 b, 3 c und 3 d auf. Die Ausgangskanäle 1 a-1 d und 2 a-2 d sind mit den Datenausgabeanschlüssen DQ1-DQ4 verbunden, während die Ausgangs-kanäle 3 a-3 d mit Eingangsanschlüssen der Auswahleinrichtung 52 verbunden sind. Die Auswahleinrichtung 52 enthält 2-Eingangs-1-Ausgangs-Schalteinrichtungen 52 a und 52 b. Die Eingangsanschlüsse der Schalteinrichtung 52 b sind mit den Ausgangskanälen 3 a und 3 b verbunden, und ein Ausgangsanschluß ist mit einem Datenein-/aus-gangsanschluß DQ5 verbunden. Die Eingangsanschlüsse der Schaltein-richtung 52 b sind mit den Ausgangskanälen 3 c und 3 d verbunden, und ein Ausgangsanschluß ist mit einem Datenein-/ausgangsanschluß DQ6 verbunden.
Fig. 14 ist ein Timing-Diagramm der Bilddatenerzeugungsvorrich-tung nach Fig. 13. Die Speichereinrichtung M1 gibt Daten aus,

wenn das OE1-Signal auf niedrigem Pegel ist, während die Spei-chereinrichtung M2 Daten ausgibt, wenn das OE2-Signal auf niedri-gem Pegel ist. Die Speichereinrichtung M3 gibt zu einer beliebigen Zeit Daten aus, da das OE-Signal auf Massepegel festgehalten ist. Die Auswahleinrichtung 52 wählt Ausgangskanäle 3 a und 3 c, wenn das „-Signal auf niedrigem Pegel ist, und sie wählt die Ausgangs-kanäle 3 b und 3 d, wenn das „-Signal auf hohem Pegel ist. Die Ein-/Ausgangsanschlüsse DQ1-DQ4 empfangen abwechselnd 4-Bit-Daten von der Speichereinrichtung M1 und 4-Bit-Daten von der Speicherein-richtung M2, während die Datenausgabeanschlüsse DQ5 und DQ6 ab-wechselnd 2-Bit-Daten (3 a, 3 c) und (3 b, 3 d) aus den von der Spei-chereinrichtung M3 erzeugten 4-Bit-Daten aufnehmen. Die Datenein-/ausgabeanschlüsse DQ1-DQ6 erhalten auf diese Weise 6-Bit-Daten.
Auf dem Gebiet der Bildverarbeitung ist eine extrem schnelle Da-tenverarbeitung wünschenswert.
Eine Bilddatenerzeugungsvorrichtung sollte jedoch Auswahlvorrich-tungen enthalten, die außerhalb der Speichereinrichtungen angeord-net sind, wie in den Fig. 12A und 13 gezeigt, so daß von den Speichereinrichtungen ausgelesene Daten über Verbindungen und die Auswahlvorrichtungen ausgegeben werden. Die Datenübertragungsge-schwindigkeit wird im Ergebnis dessen verringert. Außerdem sind vier Datenleitungen jeder Speichereinrichtung mit Eingängen jeder Auswahleinrichtung verbunden, was die Verbindungsstruktur kompli-ziert macht.
Die vorliegende Erfindung ist auf eine selektive Sperrung der Speichereinrichtung nach den Fig. 13 und 14 bezüglich der Aus-gabe eines spezifizierten Bits gerichtet, um die Notwendigkeit einer Auswahleinrichtung zu umgehen.
Eine solche Speichereinrichtung ist nicht bekannt.




Aus der US 4,669,064 ist eine Vorrichtung zum Erzeugen von Daten, insbesondere Bilddaten, mit einer beliebigen Anzahl von Bit bekannt. In einem Speicherzellenfeld sind Dateneinheiten in einem n-Bit-Format gespeichert. Durch ein Schreibsperrsignal, welches jedem ein-zelnen Dateneingang dieser Einrichtung zugeordnet ist, wird be-stimmt, ob ein an einem bestimmten Dateneingang anliegendes Bit in den Speicher geschrieben wird oder nicht.
Aus Elektronik IV C Microcomputer-Lehrbuch, 2. Auflage, Pflaum-Verlag, 1980, Kapitel 2, Seiten 26-30 sind verschiedene Bitkombina-tionen bekannt, die zur Maskierung von n-Bit-Daten verwendet werden können.
Es ist Aufgabe der vorliegenden Erfindung, eine Vorrichtung zur Er-zeugung von Daten, insbesondere Bilddaten, mit einer beliebigen An-zahl von Bit mit einer Mehrzahl von dynamischen Halbleiterspei-chereinrichtungen vorzusehen, bei der eine extrem schnelle Datenver-arbeitung möglich ist.
Diese Aufgabe wird gelöst durch eine Vorrichtung mit den Merkmalen des Anspruches 1 oder des Anspruches 2. Das Betriebsverfahren nach Anspruch 13 löst ebenfalls die Aufgabe der extrem schnellen Daten-verarbeitung.
Bevorzugte Ausgestaltungen der Vorrichtung ergeben sich aus den ent-sprechenden Unteransprüchen.




Die Vorrichtung nach einem Aspekt der Erfindung, bei der das Lesen mindestens einer Speichereinrichtung verhindert wird, ermöglicht die Erzeugung von Bilddaten einer gewünschten Anzahl von Bit im Rahmen der Gesamtzahl von Bit der Mehrzahl der Halbleiterspei-chereinrichtungen. Es ist damit unnötig, eine Auswahleinrichtung zum Auswählen der aus einer Halbleiterspeichereinrichtung ausgele-senen Daten zu verwenden, wie sie beim Stand der Technik erforderlich

ist, was ein Datenlesen mit hoher Geschwindigkeit ermöglicht.
Die Vorrichtung nach einem weiteren Aspekt der Erfindung, bei der ein Bit, dessen Schreiben oder Lesen verhindert werden soll, für mindestens eine Halbleiterspeichereinrichtung bezeichnet wird, ermöglicht die Erzeugung von Bilddaten einer gewünschten Anzahl von Bit innerhalb der Gesamtzahl von Bit der Mehrzahl der Halblei-terspeichereinrichtungen. Ohne Verwendung einer Auswahleinrichtung wird damit ein Zugriff mit hoher Geschwindigkeit möglich.
Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen.
Fig. 1 ein Blockschaltbild einer DRAM-Einrichtung nach einer Ausführungsform der Erfindung,
Fig. 2 ein Timing-Diagramm der DRAM-Einrichtung nach Fig. 1,
Fig. 3 ein Blockschaltbild einer Lesesteuerschaltung und eines Ausgabepuffers nach Fig. 1,
Fig. 4 ein Schaltbild, das die Einzelheiten für ein Bit in Entsprechung zu Fig. 3 zeigt,
Fig. 5 ein Blockschaltbild einer Bilddatenerzeugungsvor-richtung zur Erzeugung von Bilddaten einer belie-bigen Anzahl von Bit,
Fig. 6 ein Timing-Diagramm der Bilddatenerzeugungsvorrich-tung nach Fig. 5,
Fig. 7 ein Blockschaltbild, das eine DRAM-Einrichtung nach einer weiteren Ausführungsform zeigt,
Fig. 8 ein Timing-Diagramm des Schreibbetriebs der DRAM-Einrichtung nach Fig. 7,




Fig. 9 ein Blockschaltbild einer Schreibsteuerschaltung und eines Eingabepuffers nach Fig. 7,
Fig. 10 ein Blockschaltbild, das eine Bilddatenerzeugungs-vorrichtung unter Verwendung der DRAM-Einrichtung nach Fig. 7 zeigt,
Fig. 11 ein Timing-Diagramm, das den Schreibbetrieb der Bilddatenerzeugungsvorrichtung nach Fig. 10 dar-stellt,
Fig. 12A ein Blockschaltbild einer herkömmlichen Bilddaten-erzeugungsvorrichtung,
Fig. 12B ein Blockschaltbild eines DRAM mit 4-Bit-Konfigura-tion,
Fig. 12C ein Timing-Diagramm der DRAM-Einrichtung nach Fig. 12B,
Fig. 12D ein Blockschaltbild, das den Ausgabepuffer nach Fig. 12B zeigt,
Fig. 13 ein Blockschaltbild einer herkömmlichen Datenerzeu-gungsvorrichtung und
Fig. 14 ein Timing-Diagramm der Bilddatenerzeugungsvorrich-tung nach Fig. 13.
Fig. 1 ist ein Blockschaltbild einer DRAM-Einrichtung nach einer Ausführungsform der Erfindung. Fig. 2 ist ein Timing-Diagramm dieser DRAM-Einrichtung.
Wie Fig. 1 zeigt, weist die DRAM-Einrichtung einen RAS-Anschluß zur Aufnahme eines Zeilenadreßabtastsignals RAS (nachfolgend als RAS-Signal bezeichnet), einen CAS-Anschluß zur Aufnahme eines Spaltenadreßabtastsignals CAS (nachfolgend als CAS-Signal be-zeichnet), Add-Anschlüsse zur Aufnahme eines Adreßsignals Add, einen OE-Anschluß zur Aufnahme eines Ausgangsfreigabesignals OE,

Datenein-/ausgabeanschlüsse DQ1-DQ7 und einen WE/WB-Anschluß zur Aufnahme eines Schreibsteuersignals WE und eines Betriebsweisenbe-zeichnungssignals WB in Zeitteilungsart auf. Die Datenein-/ausga-beanschlüsse DQ1-DQ4 empfangen ein Bitbezeichnungssignal zur Be-zeichnung eines Bits, dessen Lesen zu verhindern ist, und Ein-/Ausgangsdaten in Zeitteilungsart. Das Betriebsweisenbezeichnungs-signal WB verhindert das Lesen eines gewünschten Bits aus den 4-Bit-Daten.
Die DRAM-Einrichtung enthält weiter ein Speicherzellenfeld 1 , ei-nen Zeilendecoder 2 , einen Spaltendecoder 3 , einen Adreßpuffer 4 , einen RAS-Puffer 5 , einen CAS-Puffer 6 , einen Ausgabepuffer 7 , einen Eingabepuffer 8 , eine Lesesteuerschaltung und eine Schreib-steuerschaltung 10 .
Das Speicherzellenfeld 1 ist in vier Speicherzellenfeldblöcke 1 a, 1 b, 1 c und 1 d aufgeteilt. Eine Mehrzahl von Speicherzellen MC, die in einer Matrix angeordnet sind, in Zeilenrichtung angeordnete Wortleitungen WL und in Spaltenrichtung angeordnete Bitleitungen BL sind in jedem der Speicherzellenfeldblöcke 1 a-1 d vorgesehen. Der Zeilendecoder 2 decodiert ein Zeilenadreßsignal eines in Zeit-teilungsweise angelegten Adreßsignals, um eine Wortleitung WL je-des der Speicherzellenfeldblöcke 1 a-1 d auszuwählen. Der Spaltende-coder 3 decodiert ein Spaltenadreßsignal eines in Zeitteilungswei-se angelegten Adreßsignals, um eine Bitleitung bzw. ein Paar von Bitleitungen BL jedes der Speicherzellenfeldblöcke 1 a-1 d auszuwäh-len. Im Ergebnis dessen wird simultan in jedem der Speicherzellen-feldblöcke 1 a-1 d eine Speicherzelle an der durch den Zeilendecoder 2 ausgewählten Wortleitung und der durch den Spaltendecoder 3 aus-gewählten Bitleitung ausgewählt. Der Adreßpuffer 4 empfängt das Adreßsignal Add, um ein internes Adreßsignal zu erzeugen. Das in-terne Adreßsignal wird an den Zeilendecoder 2 und den Spaltendeco-der 3 angelegt.
Der RAS-Puffer 5 empfängt jetzt das Zeilenadreßabtastsignal RAS, um ein internes RAS-Signal zu erzeugen. Das interne RAS-Signal wird an den Zeilendecoder 2 und die Lesesteuerschaltung 9 ange-legt.




Der CAS-Puffer 6 empfängt das CAS-Signal, um ein internes CAS-Si-gnal zu erzeugen. Das interne CAS-Signal wird an den Spaltendeco-der 3 angelegt.
Die Lesesteuerschaltung 9 ist betriebsmäßig mit dem Ausgabepuffer 7 sowie dem WE/WB-Anschluß, dem OE-Anschluß und den Datenein-/aus-gabeanschlüssen DQ1-DQ4 verbunden. Die Lesesteuerschaltung 9 be-stimmt das Vorhandensein eines Betriebsweisenbezeichnungssignals WB an der abfallenden Kante des internen RAS-Signals. Wenn die Schaltung die Existenz des Betriebsweisenbezeichnungssignals WB bestimmt, verhindert sie das Lesen nur des bezeichneten Bits in den 4-Bit-Daten in Reaktion auf ein an die Datenein-/ausgangsan-schlüsse DQ1-DQ4 angelegtes Bitbezeichnungssignal.
Die Schreibsteuerschaltung 10 ist betriebsmäßig mit dem Eingabe-puffer 8 sowie dem WE/WB-Anschluß verbunden. Die Schreibsteuer-schaltung 10 aktiviert den Eingabepuffer 8 in Reaktion auf das Schreibfreigabesignal WE.
Der Ausgabepuffer 7 empfängt Daten von den Speicherzellen von 4 Bit und legt die empfangenen Daten an die Datenein-/ausgabean-schlüsse DQ1-DQ4 an.
Der Eingabepuffer 8 empfängt die 4-Bit-Daten von den Datenein-/ausgabeanschlüssen DQ1-DQ4 und legt dieselben an die bezeichneten Speicherzellen von 4 Bit an.
Fig. 2 ist ein Timing-Diagramm, das den Betrieb der DRAM-Einrich-tung nach Fig. 1 verdeutlicht. Die schraffierten Abschnitte der Zeichnung befinden sich in einem beliebigen Zustand.
Ein in einem Adreßsignal Add enthaltenes Zeilenadreßsignal wird beim Abfallen eines RAS-Signals abgetastet, und ein Spaltenadreß-signal wird beim Abfallen des CAS-Signals abgetastet.
Eine Zeilenadresse und eine Spaltenadresse bezeichnen eine Spei-cherzelle im Speicherzellenfeld.
Ein Betriebsweisenbezeichnungssignal WB wird beim Abfallen des

RAS-Signals abgetastet. Das abgetastete WB-Signal, das auf nied-rigem Pegel ist, wird als Bezeichnung der oben beschriebenen Be-triebsweise betrachtet. Wenn ein Bitbezeichnungssignal, das an jeden der Datenein-/ausgabeanschlüsse DQ1-DQ4 zu dieser Zeit anzu-legen ist, auf niedrigem Pegel ist, wird das Lesen des Bits er-laubt, während, wenn das Signal auf hohem Pegel ist, das Lesen des Bits verhindert wird.
Fig. 3 ist ein Blockschaltbild, das die Lesesteuerschaltung 9 und den Ausgabepuffer 7 von Fig. 1 zeigt. Unter Bezugnahme auf Fig. 3 enthält die Lesesteuerschaltung 9 eine Maskierungsfreigabesi-gnal-Erzeugungsschaltung 9 a, Maskierungsdatenregister 9 b1, 9 b2, 9 b3 und 9 b4 und ODER-Gatter 9 c1, 9 c2, 9 c3 und 9 c4. Der Ausgabepuf-fer 7 enthält Datenausgabepuffer 71 , 72 , 73 und 74 . Der Buchstabe "j" wird in der folgenden Beschreibung einer entsprechenden Bit-zahl gegeben.
Die Maskierungsfreigabesignal-Erzeugungsschaltung 9 a bestimmt die Existenz eines Betriebsweisenbezeichnungssignals WB beim Abfallen eines internen RAS-Signals. Wenn die Schaltung die Existenz des Betriebsweisenbezeichnungssignals WB bestimmt hat, erzeugt die Schaltung 9 a ein Maskierungsfreigabesignal zur Aktivierung der Maskierungsregister 9 b1-9 b4. Jedes der Maskierungsdatenregister 9 b1-9 b4 ist mit dem entsprechenden Bitdatenein-/ausgabeanschluß DQj verbunden, um ein an den entsprechenden Datenein-/ausgabean-schluß DQj in Reaktion auf das Maskierungsfreigabesignal angeleg-tes Bitbezeichnungssignal zu halten. Jedes der ODER-Gatter 9 c1-9 c4 hat zwei Eingangsanschlüsse und einen Ausgangsanschluß, wobei ein Eingangsanschluß so geschaltet ist, daß er das OE-Signal empfängt, und der andere Eingangsanschluß so geschaltet ist, daß er ein durch das entsprechende Maskierungsdatenregister 9 bj gehaltenes Bitbezeichnungssignal empfängt. Die entsprechenden ODER-Gatter 9 c1-9 c4 erzeugen Lesesteuersignale RC1, RC2, RC3 und RC4 zum Steu-ern des Lesens jedes Bits in Reaktion auf das durch das entspre-chende Bitmaskierungsregister 9 bj gehaltene Bitbezeichnungssignal und das OE-Signal. Wenn das Lesesteuersignal auf niedrigem Pegel ist, ist das Lesen erlaubt, während, wenn das Lesesteuersignal auf hohem Pegel ist, das Lesen verboten ist.




Jeder der Datenausgabepuffer 71-74 ist zwischen den entsprechenden Datenein-/ausgangsanschluß Dqj und einen I/O-Anschluß des Spei-cherzellenfeldes 1 geschaltet und nimmt einen Lesefreigabezustand oder einen Leseverbietungszustand (Zustand hoher Impedanz) in Re-aktion auf das Lesesteuersignal vom entsprechenden ODER-Gatter 9 cj an.
Jetzt wird der Betrieb der Lesesteuerschaltung 9 nach Fig. 3 be-schrieben. Ein Betriebsweisenbezeichnungssignal WB wird beim Ab-fallen des RAS-Signals abgetastet. Wenn das abgetastete WB-Signal auf niedrigem Pegel ist, erzeugt die Maskierungsfreigabesignal-Erzeugungsschaltung 9 a ein Maskierungsfreigabesignal, das alle Maskierungsdatenregister 9 b1-9 b4 aktiviert. Jedes der Maskierungs-datenregister 9 b1-9 b4 hält ein an den entsprechenden Datenein-/ausgabeanschluß DQj angelegtes Bitbezeichnungssignal. Das gehal-tene Bitbezeichnungssignal wird an das entsprechende ODER-Gatter 9 cj angelegt. Jedes der ODER-Gatter 9 c1-9 c4 erzeugt in Reaktion auf ein durch das entsprechende Maskierungsdatenregister 9 bj ge-haltenes Bitbezeichnungssignal ein Lesesteuersignal RCj. Wenn das Lesesteuersignal RCj auf niedrigem Pegel ist, nimmt der Datenaus-gabepuffer 7 j einen Lesefreigabezustand ein, um das entsprechende eine Bit von 4 Bit auszugeben. Wenn das Lesesteuersignal RCj auf hohem Pegel ist, nimmt der Datenausgabepuffer 7 j einen Leseverhin-derungszustand (Zustand hoher Impedanz) an.
Fig. 4 ist ein Schaltbild, das Einzelheiten entsprechend einem Bit in Fig. 3 zeigt. Wie Fig. 4 zeigt, enthält das Maskierungs-datenregister 9 bj einen NMOS-Transistor 9 d, einen Inverter 9 e, einen Inverter 9 f und einen NMOS-Transistor 9 g. Der NMOS-Transi-stor 9 d läßt ein Bitbezeichnungssignal vom Datenein-/ausgangsan-schluß DQj in Reaktion auf ein von der Maskierungsfreigabesignal-Erzeugungsschaltung 9 a erzeugtes Maskierungsfreigabesignal durch. Die Inverter 9 e und 9 f bilden eine Latch-Schaltung. Der NMOS-Tran-sistor 9 g aktiviert in Reaktion auf das RAS-Signal die Latch-Schaltung. In einem aktiven Zustand hält die Latch-Schaltung ein durch den NMOS-Transistor 9 d angelegtes Bitbezeichnungssignal und legt dasselbe an das ODER-Gatter 9 cj an. Das ODER-Gatter 9 cj er-zeugt ein Steuersignal zur Verhinderung des Lesens, wenn das ange-legte Bitbezeichnungssignal auf hohem Pegel ist, und erzeugt ein

Steuersignal zur Freigabe des Lesens nur, wenn das angelegte Bit-bezeichnungssignal auf niedrigem Pegel ist und das OE-Signal auf niedrigem Pegel ist.
Ein Datenausgabepuffer 7 j enthält einen Vorverstärker 7 a, einen Inverter 7 b, ein NOR-Gatter 7 c, ein NOR-Gatter 7 d, einen NMOS-Transistor 7 e und einen NMOS-Transistor 7 f. Der Vorverstärker 7 a verstärkt Ein-Bit-Daten von einer Speicherzelle. Die NOR-Gatter 7 c und 7 d haben jeweils zwei Eingangsanschlüsse und einen Ausgangs-anschluß. Ein Eingangsanschluß des NOR-Gatters 7 c ist mit dem Aus-gang des ODER-Gatters 9 cj verbunden, der andere Eingangsanschluß ist so geschaltet, daß er die durch den Vorverstärker verstärkten Ein-Bit-Daten aufnimmt, und der Ausgangsanschluß ist mit der Gate-Elektrode des NMOS-Transistors 7 e verbunden. Ein Eingangsanschluß des NOR-Gatters 7 d ist mit dem Ausgang des ODER-Gatters 9 cj ver-bunden, der andere Eingangsanschluß ist so geschaltet, daß er durch den Inverter 7 b invertierte Ein-Bit-Daten aufnimmt, und der Ausgangsanschluß ist mit der Gate-Elektrode des NMOS-Transistors 7 f verbunden. Jeder der NMOS-Transistoren 7 e und 7 f hat eine Gate-Elektrode, eine Drain-Elektrode und eine Source-Elektrode. Die Drain-Elektrode des NMOS-Transistors 7 e ist mit einer Versorgungs-spannung verbunden, und die Source-Elektrode ist mit der Drain-Elektrode des NMOS-Transistors 7 f und dem Datenein-/ausgabean-schluß DQj verbunden. Die Source-Elektrode des NMOS-Transistoren 7 f ist mit Massepotential verbunden.
Bei dem wie oben beschrieben aufgebauten Datenausgabepuffer 7 j geben beide NOR-Gatter 7 c und 7 d ein Signal auf niedrigem Pegel aus, wenn das Lesesteuersignal RCj auf hohem Pegel ist. Die NMOS-Transistoren 7 e und 7 f schalten im Ergebnis dessen beide ein (in einen Zustand hoher Impedanz). Wenn das Lesesteuersignal RCj auf niedrigem Pegel ist, werden die Ausgangszustände der NOR-Gatter 7 c und 7 d auf der Grundlage des Pegels von Ein-Bit-Daten vom Vorver-stärker 7 a oder Inverter 7 b bestimmt.
Wie oben beschrieben, ermöglicht, da die in den Fig. 1-4 ge-zeigte DRAM-Einrichtung nach Anlegen eines Bitbezeichnungssignals an einen Datenein-/ausgabeanschluß die Bezeichnung von Bits er-laubt, deren Lesen erlaubt ist, und von Bits, deren Lesen verboten

ist, eine kombinierte Verwendung solcher DRAM-Einrichtungen die Erzeugung von Daten mit einer gewünschten Anzahl von Bits.
Fig. 5 ist ein Blockschaltbild, das eine Bilderzeugungsvorrich-tung zeigt, die mit solchen DRAM-Einrichtungen entsprechend der Erfindung zur Erzeugung von Bilddaten einer beliebigen Bitzahl ausgeführt ist. Wie die Fig. 5 und 13 zeigen, unterscheidet sich die Bilddatenerzeugungsvorrichtung nach Fig. 5 von derjeni-gen nach Fig. 13 darin, daß die in den Fig. 1-4 gezeigten Speichereinrichtungen M1-M3 gewöhnliche DRAMs ersetzen und ein Taktgenerator 11 die Auswahlvorrichtung 52 ersetzt.
Der Taktgenerator 11 erzeugt ein RAS-Signal, ein CAS-Signal, ein OE1-Signal, ein OE2- und ein OE3-Signal, sowie ein WE1/WB1-Signal,ein WE2/WB2-Signal und ein WE3/WB3-Signal, die durchVerarbeitung des Schreibsteuersignals und eines Betriebsweisenbezeichnungssi-gnals im "Time-Sharing"-Betrieb erhalten werden. Das OE1- und das WE1/WB1-Signal werden an die Speichereinrichtung M1 angelegt, das OE2- und WE2/WB2-Signal werden an die Speichereinrichtung M2ange-legt, und das OE3- und das WE3/WB3-Signal werden an die Speicher-einrichtung M3 angelegt. Das Bitbezeichnungssignal wird an die Datenein-/ausgangsanschlüsse DQ3-DQ6 angelegt.
Die Speichereinrichtungen M1-M3 erlauben ein Lesen ihrer Daten und ein Maskieren eines Bits auf niedrigem Pegel in Reaktion auf ein Bitbezeichnungssignal, wenn Betriebsweisenbezeichnungssignale WB1-WB3 und Signale OE1-OE3 empfangen werden. Die Bilddatenerzeugungs-vorrichtung bezeichnet ein Bit, dessen Lesen zu verbieten ist, nur für die Speichereinrichtung M3.
Fig. 6 ist ein Timing-Diagramm der Bilddatenerzeugungsvorrichtung nach Fig. 5. Wie Fig. 6 zeigt, lesen, wenn die Betriebsweisenbe-zeichnungssignale WB1 und WB2 die gesamte Zeit auf hohem Pegel festgehalten werden, die Speichereinrichtungen M1 und M2 4-Bit-Daten, wenn die OE1- und OE2-Signale aktiv sind. Das Betriebswei-senbezeichnungssignal WB3 wird bei einem Abfallen von RAS auf nie-drigen Pegel gebracht, während OE3 so eingestellt wird, daß es denselben Zyklus wie das CAS-Signal hat. Die Datenein-/ausgabean-schlüsse DQ3 und DQ4 und die Datenein-/ausgabeanschlüsse DQ5 und

DQ6 empfangen abwechselnd ein Bitbezeichnungssignal auf niedrigem Pegel.
Nachfolgend wird der Betrieb der Bilddatenerzeugungsvorrichtung nach den Fig. 5 und 6 beschrieben. Die Betriebsweisenbezeich-nungssignale WB1-WB3 und die Bitbezeichnungssignale, die an die Datenein-/ausgabeanschlüsse DQ1-DQ6 angelegt sind, werden bei ei-nem Abfallen des RAS-Signals abgetastet. Wenn das Betriebsweisen-bezeichnungssignal WB3 auf niedrigem Pegel ist, fängt die Spei-chereinrichtung M3 das an die Dateneingangs-/ausgangsanschlüsse DQ3 und DQ4 angelegte Bitbezeichnungssignal auf niedrigem Pegel in den Maskierungsdatenregistern 9 b1 und 9 b2 (siehe Fig. 3) ein und fängt ein an die Datenein-/ausgangsanschlüsse DQ5 und DQ6 angeleg-tes Bitbezeichnungssignal auf hohem Pegel in den Maskierungsregi-stern 9 b3 und 9 b4 ein. Im Ergebnis dessen sind die Ausgänge 3 a und 3 b der Speichereinrichtung M3 "maskiert". Dann werden das CAS-Si-gnal, das OE1-Signal und das OE3-Signal auf niedrigen Pegel ge-bracht, wodurch Daten 1 a-1 d aus der Speichereinrichtung M1 ausge-lesen werden, während Daten 3 c und 3 d aus der Speichereinrichtung M3 ausgelesen werden. Im Ergebnis dessen werden an den Datenein-/ausgangsanschlüssen DQ1-DQ6 6-Bit-Daten, die Daten 1a-1d und 3c- 3d enthalten, erhalten. Dann werden bei einem nachfolgenden Abfal-len des RAS-Signals das Betriebsweisenbezeichnungssignal WB3 über-strichen und die Bitbezeichnungssignale, die an die Datenein-/aus-gangsanschlüsse DQ3-DQ6 angelegt sind, abgetastet. In diesem Zy-klus sind die an die Ein-/Ausgangsanschlüsse DQ3 und DQ4 angeleg-ten Bitbezeichnungssignale auf hohem Pegel, während die an die Datenein-/ausgangsanschlüsse DQ5 und DQ6 angelegten Bitbezeich-nungssignale auf niedrigem Pegel sind, wodurch die Daten 3 c und 3 d der Speichereinrichtung M3 "maskiert" werden, um eine Ausgabe der Daten 3 a und 3 b der Speichereinrichtung M3 zu ermöglichen. Im Er-gebnis dessen werden von den Speichereinrichtungen M2 bzw. M3 4-Bit-Daten 2a-2b bzw. 2-Bit-Daten 3 c und 3 d in Reaktion auf nach-folgende OE2- und OE3-Signale ausgegeben.
Wie vorangehend beschrieben, verhindert das Anlegen eines Bitbe-zeichnungssignals an die Datenein-/ausgangsanschlüsse DQ3 bis DQ6 das Lesen eines spezifizierten Bits aus den 4 Bit jeder der Spei-chereinrichtungen M1-M3. Es ist daher möglich, Bilddaten mit einer

beliebigen Anzahl von Bit zu generieren.
Fig. 7 ist ein Blockschaltbild, das eine weitere Ausführungsform einer DRAM-Einrichtung zeigt. Wie die Fig. 7 und 1 zeigen, un-terscheidet sich die DRAM-Einrichtung nach Fig. 7 von derjenigen nach Fig. 1 darin, daß eine Schreibsteuerschaltung 10 ', die das Schreiben nur eines gewünschten Bits von 4 Bit verhindert, die Schreibsteuerschaltung 10 zum Schreiben von 4-Bit-Daten ersetzt, und darin, daß ein Signal zum Bezeichnen einer solchen Betriebs-weise an den WE/WB-Anschluß angelegt wird.
Die Schreibsteuerschaltung 10 ' ist betriebsmäßig mit dem Eingabe-puffer 8 und dem WE/WB-Anschluß und den Datenein-/ausgabeanschlüs-sen DQ1-DQ4 verbunden. Die Schreibsteuerschaltung 10 ' bestimmt in Reaktion auf ein internes RAS-Signal, ob ein WB-Signal existiert oder nicht. Wenn sie ermittelt, daß das WB-Signal existiert, ver-hindert die Schaltung das Schreiben nur eines bezeichneten Bits aus 4-Bit-Daten in Reaktion auf ein an die Datenein-/ausgabean-schlüsse DQ1-DQ4 angelegtes Bitbezeichnungssignal.
Fig. 8 ist ein Timing-Diagramm des Schreibbetriebs der DRAM-Ein-richtung nach Fig. 7. Wie Fig. 8 und Fig. 2 zeigen, unterschei-det sich das Timing-Diagramm der Fig. 8 von demjenigen des Lese-vorganges in Fig. 2 darin, daß beim Abfallen eines CAS-Signals ein Schreibsteuersignal WE aktiviert wird, wodurch ein Schreibmo-dus bezeichnet wird. Ein Schreibvorgang wird nachfolgend beschrie-ben. Ein Betriebsweisenbezeichnungssignal WB wird beim Abfallen des RAS-Signals abgetastet. Wenn das Betriebsweisenbezeichnungssignal WB auf niedrigem Pegel ist, bestimmt die Schreibsteuerschaltung 10 ', daß eine Betriebsart bestimmt wurde. Wenn ein an die Daten-ein-/ausgangsanschlüsse DQ1-DQ4 angelegtes Bitbezeichnungssignal zu dieser Zeit auf niedrigem Pegel ist, verhindert die Schaltung das Schreiben von Eingangsdaten, die nach dem Bitbezeichnungssi-gnal angelegt werden. Wenn das Bitbezeichnungssignal auf niedrigem Pegel ist, erlaubt die Schaltung das Einschreiben von Eingangsda-ten, die auf das Bitbezeichnungssignal folgend angelegt werden.
Fig. 9 ist ein Blockschaltbild der Schreibsteuerschaltung und des Eingangspuffers nach Fig. 7. Unter Bezugnahme auf Fig. 9 enthält

die Schreibsteuerschaltung 10 ' eine Maskierungsfreigabesignal-Er-zeugungsschaltung 10 a, Maskierungsregister 10 b1-10 b4 und ODER-Gat-ter 10 c1-10 c4, ähnlich zur Lesesteuerschaltung 9 . Der Eingabepuf-fer enthält Eingabepuffer 81 bis 84 . Die Maskierungsfreigabesi-gnal-Erzeugungsschaltung 10 a tastet bei einem Abfallen des RAS-Signals das WB-Signal ab und erzeugt ein Maskierungsfreigabesi-gnal, wenn das WB-Signal auf niedrigem Pegel ist. Jedes der Mas-kierungsregister 10 b1-10 b4 hält zeitweilig ein an den entsprechen-den Datenein-/ausgabeanschluß DQj in Reaktion auf das Maskierungs-freigabesignal angelegtes Bitbezeichnungssignal. Jedes der ODER-Gatter 10 c1-10 c4 erzeugt ein Signal WCj zum Steuern des Schreibens jedes Bits in Reaktion auf das interne Schreibfreigabesignal WE und ein durch das entsprechende Maskenregister 7 ba gehaltenes Bit-bezeichnungssignal. Wenn das Schreibsteuersignal WCj auf niedrigem Pegel ist, ist das Schreiben in das Bit erlaubt, während, wenn WCj auf hohem Pegel ist, das Schreiben in das Bit verboten ist.
Fig. 10 ist ein Blockschaltbild, das eine Bilddatenerzeugungsvor-richtung unter Verwendung der DRAM-Einrichtung nach Fig. 7 zeigt. Unter Bezugnahme auf Fig. 10 unterscheidet sich die Bilddatener-zeugungsvorrichtung von derjenigen nach Fig. 5 darin, daß DRAM-Einrichtungen M1', M2' und M3' verwendet werden, die ein Verbieten des Lesens aus einem gewünschten Bit/des Schreibens in ein ge-wünschtes Bit erlauben. Die anderen Schaltungen sind ähnlich auf-gebaut wie diejenigen der Fig. 5.
Fig. 11 ist ein Timing-Diagramm, das den Schreibbetrieb der Bild-datenerzeugungsvorrichtung nach Fig. 10 darstellt. Das Timing-Diagramm unterscheidet sich von demjenigen der Fig. 6 darin, daß OE1-, OE2- und OE3-Signale auf hohen Pegel gebracht werdenund daß sie nach dem Ansteigen der Schreibfreigabesignale WE1-WE3 und des CAS-Signals aktiviert sind.
Im Ergebnis dessen wird es jeder Speichereinrichtung erlaubt, den Schreibzustand einzunehmen. Jede der Speichereinrichtungen M1'-M3' erlaubt es, Daten einer gewünschten Bitzahl in Reaktion auf die Betriebsweisenbezeichnungssignale WB1-WB3 und ein Bitbezeichnungs-signal einzuschreiben. Die Bilddatenerzeugungsvorrichtung, die in Fig. 12 gezeigt ist, ermöglicht daher das Lesen und Schreiben einer gewünschten Anzahl von Bit.