КАРТРИДЖ И ЗАПИСЫВАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к печатающим устройствам. Чернильный картридж 10 имеет контроллер 15 памяти, который управляет последовательностью операций, включающей в себя перезапись данных в память 14. Память 14 хранит информацию, касающуюся чернильного картриджа 10, например данные об остаточном количестве чернил в чернильном картридже 10. Управляющее устройство 22 принтера 20 выдает чернильному картриджу 10 инструкцию, включающую в себя заданный адрес, на выполнение операции перезаписи данных в память 14 (или операции стирания существующих данных из памяти 14, или операции записи данных в память 14). В ответ на выданную инструкцию контроллер 15 памяти производит перезапись данных по заданному адресу в память 14 и посылает назад ответный сигнал или подтверждение, означающее завершение операции перезаписи, вместе с относящейся к адресу информацией, соответствующей заданному адресу. Управляющее устройство 22 принимает информацию, относящуюся к адресу, и удостоверяется в том, нормально ли были ...

СПОСОБ И УСТРОЙСТВО ДЛЯ НЕЯВНОЙ ПРЕДВАРИТЕЛЬНОЙ ЗАРЯДКИ ДИНАМИЧЕСКОЙ ОПЕРАТИВНОЙ ПАМЯТИ (DRAM)

Изобретение относится к устройству и способу неявной предварительной зарядки динамической оперативной памяти. Техническим результатом является расширение функциональных возможностей. Устройство памяти содержит, по меньшей мере, один банк, состоящий из ячеек памяти, организованных во множество строк ячеек памяти; и логическое средство управления, соединенное, по меньшей мере, с одним банком, и реагирующее на прием устройством памяти команды активации одиночной строки для открывания конкретной строки таким образом, что, если нет открытых строк, когда принята команда активации строки, то конкретная строка, по меньшей мере, в одном банке открывается, а если в банке открыта другая строка, отличная от конкретной строки, когда принята команда активации строки, то другая строка закрывается и конкретная строка открывается. Устройство управления памятью содержит первое местоположение хранения, в котором сохраняются данные относительно строк в банке ячеек памяти в устройстве памяти и логическое средство ...

УСТРОЙСТВО ВОСПРОИЗВЕДЕНИЯ, СПОСОБ ВОСПРОИЗВЕДЕНИЯ, ПРОГРАММА, НОСИТЕЛЬ ДАННЫХ ПРОГРАММЫ, СИСТЕМА ПОСТАВКИ ДАННЫХ, СТРУКТУРА ДАННЫХ И СПОСОБ ИЗГОТОВЛЕНИЯ НОСИТЕЛЯ ЗАПИСИ

Настоящее изобретение относится к устройству воспроизведения, способу воспроизведения, программе, носителю данных программы, системе поставки данных, структуре данных и способу изготовления носителя записи для простой обработки файла содержания, записанного на диск, и файла обновления, записанного в локальном накопителе. Техническим результатом является расширение возможностей предоставления данных содержания, предназначенных для воспроизведения, за счет обеспечения простой обработки файла содержания, записанного на диск, и файла обновления, записанного в локальном накопителе. Загружаемые данные можно обрабатывать, используя файл, имеющий название пути и название файла в локальном накопителе, который отличается от файла, имеющего название пути и название файла в виртуальной файловой системе, на основе названия пути, указанного в поле src-file-name, и названия пути, указанного в поле dst-file-name, модуля Manifest. 7 н. и 19 з.п. ф-лы, 57 ил.

ЭНЕРГОНЕЗАВИСИМОЕ УСТРОЙСТВО ПАМЯТИ, УСТРОЙСТВО ЗАПИСИ И СПОСОБ ЗАПИСИ

Энергонезависимое устройство памяти включает в себя таблицу управления логическими/физическими адресами для управления данными, записанными дискретно в энергонезависимом устройстве памяти, составленном из множества блоков, каждый из которых служит в качестве блока стирания данных и включает в себя соседние страницы, каждая из которых имеет фиксированную длину и служит в качестве блока считывания/записи данных. Технический результат - сокращение времени, необходимого для управления памятью. 3 н. и 13 з.п. ф-лы, 18 ил.

УСТРОЙСТВО ДЛЯ РЕДАКТИРОВАНИЯ, СПОСОБ РЕДАКТИРОВАНИЯ И НОСИТЕЛЬ ЗАПИСИ

Изобретение относится к редактированию записей. Его использование в носителях записи малых размеров позволяет обеспечить более эффективное редактирование. Устройство предназначено для разделения файла данных с основными и управляющими данными на первый файл и второй файл. Технический результат достигается благодаря тому, что устройство содержит: операционное средство для определения точки разделения на первый и второй файлы; средство редактирования для редактирования первых управляющих данных, чтобы сделать недействительной первую часть блока записываемых данных фиксированной длины с основными данными; и средство генерирования для генерирования вторых управляющих данных, чтобы сделать недействительной вторую часть блока записываемых данных фиксированной длины с основными данными, и для добавления вторых управляющих данных ко второму файлу данных. 3 н. и 26 з.п.ф-лы, 46 ил.

ГИБРИДНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к гибридным запоминающим устройствам. Технический результат заключается в повышении быстродействия памяти при том же размере и емкости памяти. Описываются запоминающие устройства, контроллеры и электронные устройства, содержащие запоминающие устройства. В одном варианте осуществления изобретения запоминающее устройство содержит энергозависимую память, энергонезависимую память и контроллер, содержащий буфер памяти и логический блок для передачи данных между энергонезависимой памятью и энергозависимой памятью через буфер памяти в ответ на запросы от приложения, при этом данные в буфере памяти являются доступными для приложения. Также раскрываются и заявляются другие варианты осуществления изобретения. 3 н. и 14 з.п. ф-лы, 11 ил.

УСТРОЙСТВО ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ ДЛЯ ДОСТИЖЕНИЯ ВЫСОКОЙ ПРОИЗВОДИТЕЛЬНОСТИ И СПОСОБ РАСПОЛОЖЕНИЯ В НЕМ СИГНАЛЬНЫХ ШИН

Изобретение относится к устройству полупроводниковой памяти. Техническим результатом является высокая производительность указанного устройства без использования отдельной локальной шины ввода-вывода для соединения битовой шины и главных шин ввода-вывода. Устройство содержит банки памяти, множество битовых шин, шин ввода-вывода данных (сигнальных шин), шин выбора столбца (сигнальных шин), словных шин, главную шину ввода-вывода данных, транзисторы считывания, транзисторы для записи, мультиплексор. Способ описывает расположение в нем сигнальных шин. 2 с. и 1 з.п. ф-лы, 13 ил.

УПРАВЛЕНИЕ КОЛЕБАНИЯМИ ИНИЦИАТОРА ВВОДА/ВЫВОДА ПРИ ПЕРЕДАЧЕ

Изобретение относится к средствам обеспечения связи между электронными устройствами. Технический результат - обеспечение схемы ввода/вывода с полным колебанием выходного напряжения для возбуждения выходного сигнала. Схема интерфейса линии передачи включает в себя регулятор напряжения для управления колебанием напряжения схемы интерфейса линии передачи для передачи сигналов. Схема интерфейса линии передачи включает в себя элементы комплементарного инициатора, включающие в себя элемент инициатора р-типа, для подъема напряжения в линии передачи в ответ на высокий логический уровень и элемент инициатора n-типа для понижения напряжения в линии передачи в ответ на логически низкий уровень. Регулятор напряжения соединен между одним из элементов инициирования и соответствующим опорным напряжением для уменьшения колебания напряжения в схеме интерфейса линии передачи. 3 н. и 15 з.п. ф-лы, 14 ил.

УСТРОЙСТВО ОПРЕДЕЛЕНИЯ УГЛА ПОВОРОТА МЕХАНИЧЕСКОЙ ДЕТАЛИ

Полезная модель относится к запоминающим устройствам бесконтактного типа, используется для хранения аналоговых сигналов в цифровых запоминающих устройствах, содержащих аналого-цифровые преобразователи, цифровые накопители и цифроаналоговые преобразователи. Технический результат направлен на обеспечение возможности более точного определения угла поворота механической детали. Технический результат достигается тем, что устройство определения угла поворота механической детали содержит микроконтроллер на программируемой плате Arduino UNO, драйвер двигателя L298n, двигатель, оптопары qrd1114 и диск с кодом Грея, а также программное обеспечение. Применение указанного технического решения позволит более точно определять поворот механизма или детали на определенный угол. И 1 194600 ко РОССИЙСКАЯ ФЕДЕРАЦИЯ ВУ” 194 600” 44 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ ММ9К Досрочное прекращение действия патента из-за неуплаты в установленный срок пошлины за поддержание патента в силе Дата прекращения действия патента: 13.01.2020 Дата внесения записи в Государственный реестр: 01.04.2021 Дата публикации и номер бюллетеня: 01.04.2021 Бюл. №10 Стр.: 1 па О0976 1 ЕП

ПОТОКОВАЯ ПЕРЕДАЧА ДАННЫХ В РЕЖИМЕ РЕАЛЬНОГО ВРЕМЕНИ ИЛИ В РЕЖИМЕ, БЛИЗКОМ К РЕАЛЬНОМУ ВРЕМЕНИ

Группа изобретений относится к области передачи данных. Технический результат заключается в обеспечении выполнения потоковой передачи, используя непотоковые протоколы. В способе и в устройстве для потоковой передачи содержания в режиме реального времени или в режиме, близком к реальному времени, используют протоколы передачи, например, HTTP совместимый протокол. В одном из вариантов осуществления способа разделяют поток данных и представляют непрерывное содержание программы на основе времени (например, широковещательная передача видеоданных в режиме реального времени) в виде множества различных мультимедийных файлов, и генерируют файл списка воспроизведения, имеющий множество тэгов и универсальных индикаторов ресурса (URI), обозначающих порядок представления множества различных мультимедийных файлов. Множество мультимедийных файлов и файл списка воспроизведения могут быть сделаны доступными для передачи в устройство клиент, которое может получать мультимедийные файлы, используя файл списка ...

УСИЛИТЕЛЬ СЧИТЫВАНИЯ С ОДНИМ ВХОДОМ И ДВУМЯ ВЫХОДАМИ

Изобретение относится к устройствам для записи или считывания информации в цифровых запоминающих устройствах, а именно к усилителям считывания с одним входом и двумя выходами. Техническим результатом является повышение синхронности выходных сигналов и увеличение быстродействия за счет отсутствия генерации дополнительных дифференциальных сигналов. Устройство содержит защелку, состоящую из пары nMOSFET, в которой первый и второй nMOSFET перекрещены один с другим, и пары pMOSFET, в которой первый и второй pMOSFET перекрещены один с другим; первый ключ pMOSFET, соединенный с защелкой и состоящий из стока, истока, затвора; второй ключ pMOSFET, соединенный с защелкой и состоящий из стока, истока, затвора; два предзаряжающих транзистора nMOSFET, выполненных с возможностью обеспечения низкого импеданса между нулевым уровнем и защелкой; pMOSFET, выполненный с возможностью обеспечения низкого импеданса между Vcc и истоками pMOSFET защелки; инвертор с цепью предзаряда, который состоит из включенных ...

ПРОГРАММАТОР

Изобретение относится к вычислительной технике и может быть использовано для контроля и записи информации в программируемые логические матрицы, включая постоянные и репрограммируемые запоминающие устройства. Сущность изобретения: улучшение метрологических характеристик и расширение функциональных возможностей. Программатор содержит блок памяти 1, генератор 2 сигналов записи, блок 3 контроля, формирователь 4 кода адреса, блок 5 управления, блок 6 микропрограммного управления. Блок памяти включает блоки оперативной (ОЗУ) и постоянной памяти (ВПЗУ). При программировании осуществляется контроль записи по каждому шагу и в зависимости от результатов контроля - формирование команд: переход на следующий адрес, остановку, индикацию "БРАК", выбор выхода программируемой матрицы при копировании, блокировки прожига при совпадении массивов информации. 3 з.п. ф-лы, 3 ил.

ТЕСТОВАЯ ИНТЕГРАЛЬНАЯ СТРУКТУРА

Изобретение относится к полупроводниковым интегральным схемам. Тестовая интегральная структура содержит первую и вторую клемму для подключения напряжения питания, входные клеммы, блок идентификации, подключенный между первой и второй клеммами, первый и второй блоки защиты входов, выходы которых соединены с одноименными клеммами блока идентификации и объекта контроля, при этом блок идентификации содержит ограничитель напряжения и плавкую перемычку, а ограничитель напряжения выполнен на последовательно соединенных МОП-транзисторах, затворы которых соединены с их соответствующими стоками. 3 ил., 1 табл.

СПОСОБ УПРАВЛЕНИЯ РАБОТОЙ ПОРТА ПОСЛЕДОВАТЕЛЬНОГО ДОСТУПА К ВИДЕОПАМЯТИ

Изобретение относится к способу управления работой порта последовательного доступа к видеопамяти, имеющей порт памяти произвольного доступа - RAM и порт памяти последовательного доступа - SAM. Порт SAM можно перевести из режима "Последовательная запись" - SW в режим "Последовательное считывание" - SR через посредство режима "Считывание - псевдопересылка" RRT без пересылки данных для сравнения исходных данных с данными, считываемыми из порта SAM, при тестировании SAM. Способ позволяет осуществлять проверку на исправность порт RАM и порт SAM на пластинчатом устройстве в процессе массового изготовления двухпортовых запоминающих устройств. 2 з.п.ф-лы, 9 ил.

ТВЕРДОТЕЛЬНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО ДЛЯ ХРАНЕНИЯ ДАННЫХ, БЕСПРОВОДНЫМ ОБРАЗОМ ПЕРЕДАВАЕМЫХ С ХОСТА, И ДЛЯ БЕСПРОВОДНОЙ ПЕРЕДАЧИ ДАННЫХ НА ХОСТ

... 1. Твердотельное запоминающее устройство для хранения данных, беспроводным образом переданных с хоста, и для беспроводной передачи данных на хост, включающее:радиочастотный модуль (РЧ-модуль), который демодулирует сверхширокополосный сигнал записи, беспроводным образом полученный с хоста, и выдает сигнал записи беспроводного протокола;контроллер беспроводного протокола, имеющий уровень преобразования протокола, который преобразовывает сигнал записи беспроводного протокола в сигнал записи USB-протокола;микроконтроллер, имеющий уровень извлечения функции для извлечения команды записи из сигнала записи USB-протокола и в ответ на эту команду записи управляющий записью данных, извлеченных из сигнала записи USB-протокола, на твердотельную память для сохранения этих данных на твердотельной памяти;причеммикроконтроллер также считывает данные, хранящиеся в твердотельной памяти, в ответ на команду чтения, полученную с хоста, и выводит сигнал чтения USB-протокола на контроллер беспроводного протокола ...

УСТРОЙСТВО ИЗГОТОВЛЕНИЯ НОСИТЕЛЯ ЗАПИСИ ИНФОРМАЦИИ, НОСИТЕЛЬ ЗАПИСИ ИНФОРМАЦИИ, ИХ СПОСОБЫ

Изобретение относится к устройству изготовления носителя записи информации. Техническим результатом является обеспечение безопасности и предотвращение утечки информации. Устройство изготовления носителя записи информации содержит модуль обработки данных, предназначенный для генерирования содержания, включающего в себя поврежденные данные, отличающиеся от правильных данных конфигурации содержания, и таблицу восстановления, включающую в себя таблицу определения идентификатора параметра, в которой сохранена основная часть данных таблицы восстановления, сохраненная путем обработки расчета или обработки шифрования данных преобразования, предназначенных для замены поврежденными данными, с параметром, установленным в соответствии с сегментом, который представляет собой разделенную на секции область содержания, и идентификатор параметра, который представляет собой информацию идентификации параметра, и модуль записи данных, предназначенный для записи содержания, включающего в себя поврежденные данные ...

Способ и устройство для воспроизведения звуковых сигналов

Изобретение относится к средствам для воспроизведения звуковых сигналов. Технический результат заключается в повышении качества воспроизведения звуковых сигналов. Получают первый параметр декодирования звуковых сигналов, который является параметром декодирования звуковых сигналов стороннего терминала, внешним образом подключенного к хосту, причем первый параметр декодирования звуковых сигналов используется для описания способности преобразования цифрового звукового сигнала в аналоговый звуковой сигнал. Выбирают устройство с большей способностью преобразования из стороннего терминала и хоста согласно первому и второму параметрам декодирования звуковых сигналов, где второй параметр декодирования является параметром декодирования звуковых сигналов хоста. Воспроизводят звуковые сигналы с использованием выбранного устройства, причем и первый, и второй параметры декодирования звуковых сигналов содержат по меньшей мере схему декодирования звуковых сигналов. Сравнение первого параметра декодирования ...

Плата полупроводниковой памяти, устройство воспроизведения, устройство записи, способ воспроизведения, способ записи и считываемый посредством компьютера носитель информации

... 1. Плата полупроводниковой памяти, хранящей звуковую последовательность, содержащую множество звуковых объектов, множество объектов, представляющих собой неподвижные изображения, по меньшей мере, один фрагмент информации о маршруте воспроизведения, указывающий порядок, в котором следует осуществлять воспроизведение звуковых объектов из множества звуковых объектов в звуковой последовательности, по меньшей мере, один фрагмент информации о первом указателе, каждый из которых соответствует фрагменту информации о маршруте воспроизведения и посредством которого задан, по меньшей мере, один объект, представляющий собой неподвижное изображение, который должен быть отображен при воспроизведении звуковых объектов в порядке, указанном посредством соответствующего фрагмента информации о маршруте воспроизведения, и по меньшей мере, один фрагмент информации о втором указателе, каждый из которых соответствует звуковому объекту в звуковой последовательности и посредством которого задан, по меньшей мере ...

ПРОГРАММАТОР ЗАПОМИНАЮЩИХ УСТРОЙСТВ

Относится к вычислительной технике и предназначен для записи информации в микросхемы программируемых запоминающих устройств. Содержит задатчик микрокоманд управления записью информации, блок регулируемых источников питания, блок согласования, регистр адреса, регистр данных и ЭВМ. Блок согласования необходим для включения источников питания и выбора режима работы программатора. Адресы программируемых ячеек памяти ПЗУ и коды записываемой информации считываются из ЭВМ в регистры. Микропрограмма управления записью информации предварительно загружается в блок оперативной памяти задатчика и по командам ЭВМ циклически считывается в регистры регулируемых источников питания. Программатор повышает эффективность использования ЭВМ и позволяет уменьшить объем памяти, отводимой для программирования запоминающих устройств, поскольку в функции ЭВМ входит лишь выборка адресов программируемых ячеек памяти ПЗУ и задание кода записываемой информации с последующим контролем достоверности программирования, а ...

УЛУЧШЕНИЕ УСТОЙЧИВОСТИ СЧИТЫВАНИЯ ПАМЯТИ С ИСПОЛЬЗОВАНИЕМ ИЗБИРАТЕЛЬНОЙ ПРЕДВАРИТЕЛЬНОЙ ЗАРЯДКИ

... 1. Устройство памяти, содержащее: ! первую разрядную линию, имеющую первый участок и второй участок; и ! схему распределения заряда, избирательно присоединяемую к первому участку и второму участку, в которой схема распределения заряда сконфигурирована для присоединения и отсоединения первого участка от второго участка. ! 2. Устройство памяти по п.1, в котором первый участок первой разрядной линии предварительно заряжается до первого напряжения, а второй участок первой разрядной линии предварительно заряжается до второго напряжения, отличного от первого напряжения. ! 3. Устройство памяти по п.2, в котором первый участок первой разрядной линии предварительно разряжается до потенциала земли, а второй участок первой разрядной линии предварительно заряжается до напряжения питания. !4. Устройство памяти по п.2, дополнительно содержащее вторую разрядную линию, имеющую первый участок и второй участок, в котором первый участок второй разрядной линии и второй участок второй разрядной линии предварительно ...

ПСЕВДОДВУХПОРТОВАЯ ПАМЯТЬ С СИНХРОНИЗАЦИЕЙ ДЛЯ КАЖДОГО ПОРТА

... 1. Псевдодвухпортовая память, содержащая: ! массив ячеек памяти, при этом каждая ячейка памяти массива представляет собой ячейку памяти с шестью транзисторами; ! первый порт, содержащий первое множество линий ввода адреса и линий ввода синхронизирующих импульсов, при этом первый переход от низкого уровня к высокому первого входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов первого порта вызывает защелкивание адреса в первом множестве линий ввода адреса в псевдодвухпортовой памяти и инициирует первое обращение к памяти массива ячеек памяти; и ! второй порт, содержащий второе множество линий ввода адреса и линию ввода синхронизирующих импульсов, при этом: ! в первом случае: переход от низкого уровня к высокому второго входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов второго порта в течение первого периода времени должен вызвать защелкивание адреса по второму множеству линий ввода адреса в псевдодвухпортовой памяти и должен вызывать инициирование ...

ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (ВАРИАНТЫ)

Предлагаемое полупроводниковое запоминающее устройство, имеющее множество групп блоков памяти, буфер сигнала строба адреса строки, буфер сигнала адреса столбца и выполняющее операцию выборки данных в ответ на информацию о длине пакета и задержка, связанную с системными тактовыми импульсами заранее заданной частоты, содержит прибор для выборки сигнала, который автоматически предзаряжает одну группу блоков памяти из групп блоков памяти по сигналу строба адреса строки и сигналу с информацией о длине пакета и задержке после того, как выполнена операция адресации для группы блоков памяти.

СПОСОБ И УСТРОЙСТВО ДЛЯ ИЗМЕНЕНИЯ СОДЕРЖИМОГО ЗАПОМИНАЮЩИХ УСТРОЙСТВ БЛОКОВ УПРАВЛЕНИЯ

... 1. Способ изменения и/или записи данных и/или программ, используемых, в частности, для управления рабочими процессами в транспортном средстве, по меньшей мере в одном первом запоминающем устройстве (104, 200) вычислительной системы (100), прежде всего в запоминающем устройстве блока управления, отличающийся тем, что программы подразделены по меньшей мере на первые программы (СП в ПЗУ, СП в БС, СП в ФП) и вторые программы (ВСП), предусмотрено по меньшей мере одно второе запоминающее устройство (105, 206), при этом память по меньшей мере первого запоминающего устройства (104, 200) определенным образом разбивают на области (например, ОП 201...ОП 204, ОП 207), первые программы (СП в ПЗУ, СП в БС, СП в ФП) и/или вторые программы (ВСП) и/или данные (СД) защищают от потери путем стирания (например, 306) и/или копирования (например, 307) и/или ввода (например, 308) программ и/или данных в соответствующих областях памяти, создавая перед стиранием и/или копированием и/или вводом данных и/или программ ...

СПОСОБ ЗАПИСИ, СПОСОБ УПРАВЛЕНИЯ И УСТРОЙСТВО ДЛЯ ЗАПИСИ

... 1. Способ записи, предназначенный для записи основных данных на носитель записи, в котором носитель записи имеет разбитую на блоки область записи, в которой непрерывно подаваемые основные данные могут быть записаны дискретно, и управляющую область, предназначенную для данных управления записью, содержащих положение начала записи в области записи, предназначенной для соответствующих основных данных, данные связи, предназначенные для создания логической связи основных данных, записанных дискретно, и информация директории, предназначенная для управления основными данными, содержащий следующие этапы: записи имени временного файла в информации директории, когда записываются новые основные данные; поиска блоков, в которые может быть произведена запись, которые имеются на носителе записи в заранее заданном порядке; записи основных данных в блоки, в которые может произведена запись, которые были обнаружены на этапе поиска в определенном порядке; генерирования данных связи; записи сгенерированных ...

СИСТЕМА И СПОСОБ БЛОКИРОВКИ ЭЛЕМЕНТОВ ИНТЕРФЕЙСА ПРИЛОЖЕНИЯ

... 1. Система блокировки элементов интерфейса приложений, которая содержит:а) по крайней мере, одно активное приложение, которое имеет интерфейс;б) средство анализа, предназначенное для определения факта отображения, по крайней мере, одного элемента интерфейса активного приложения мобильного устройства, определения нежелательности отображенного элемента интерфейса активного приложения мобильного устройства путем сравнения отображенного элемента активного приложения с известными нежелательными элементами интерфейсов приложений из базы данных нежелательных элементов интерфейсов, при обнаружении нежелательного элемента интерфейса приложения мобильного устройства передачи информации о нежелательном элементе интерфейса активного приложения мобильного устройства средству перекрытия;в) базу данных нежелательных элементов интерфейсов, предназначенную для хранения образцов и параметров известных нежелательных элементов интерфейсов приложений;г) средство перекрытия, предназначенное для блокировки нежелательного ...

Устройство для регенерации информации в блоках памяти

Микропрограммное устройство управления программатора

Изобретение относится к автоматике и вычислительной технике и предназначено для формирования временных диаграмм программатора„ Цель изобретения - расширение функциональных возможностей путем гибкого управления последовательностью формируемых сигна- лов о Поставленная цель достигается путем введения в состав устройства логического блока , который обеспечивает гибкое управление последовательностью формируемых сигналов, 2 ил„ , ...

Блок считывания информации для доменного запоминающего устройства

Устройство для хранения информации

Магниторезистивное устройство для считывания плоских магнитных доменов

Усилитель считывания на МДП-транзисторах

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на МДП-тран- зисторах для усиления сигналов считываемой информации. Целью изобретения является повышение надежности усилителя считывания. Для этого в усилитель введены пятый и шестой ключевые транзисторы 12, 14 и второй, третий и четвертый установочные транзисторы 17, 18, 15 с соответствующими связями. Затворы транзисторов 12,11 являются парафазным входом усилителя, а стоки транзисторов 13, 14 - парафазным выходом. Усиление парафазного сигнала обеспечивает большую чувствительность усилителя. 1 ил.

УСИЛИТЕЛЬ ВЫБОРКИ И ЗАПОМИНАНИЯ ДЛЯ АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАТЕЛЯ

Буферное запоминающее устройство

Изобретение относится к области вычислительной техники, в частности ,к запоминающим устройствам, может быть использовано в качестве буферного запоминающего устройства систем обработки информации и является усовершенствованием изобретения по авт. св. № 1176382. Целью изобретения является повьшение надежности устройства. Устройство содержит блок 1 памяти, .счетчики записи 4 и считы- вания 5, реверсивный счетчик 6, элементы И, ИЛИ, коммутаторы, триггеры, дешифратор 27, дополнительный счет-- чик 26, генератор 28 импульсов. Устройство позволяет сформировать сигнал запроса на чтение информации до . накопления заданного блока обмена. 1 ил. с $ (Л to 00 со 00 01 N) ...

Запоминающее устройство с контролем информации при записи

Изобретение относится к вычислительной технике и может быть использовано для контроля записи информации в запоминающее устройство. Цель изобретения - повьшение надежности устройства. Устройство содержит накопитель 1, блок 2 местного управления, блок 3 контроля, регистр 4 числа, распределитель 5 импульсов формирователь 6 сигналов записи, элемент И 7, регистр 8 адреса, дешифратор 9 адреса, одновибратор 14, формирователь 15 выходных сигналов,триггер 16, счетчик 18 адреса ячеек памяти , элементы И 19 и 22, счетчик 20 адреса блоков памяти, блок 21 пораз- сравнения. В устройстве осуществляется последовательная передача информации по каждому адресу через определенный интервал времени, равный периоду опроса всех абонентов. 1 ил. с $ (Л (Z ю ...

Устройство для программирования микросхем постоянной памяти

Изобретение относится к области вычислительной техники, а именно, к управляемым от ЭВМ устройствам программирования , и может быть использовано для программирования микросхем постоянной памяти. Пелью изобретения является повьшениё быстродействия и расширение области применения устройства за счет увеличения числа типов программируемых микросхем и сопрягаемых микро- и мини-ЭВМ. В устройство введены микропрограммный блок 2 управления, состоящий из оперативного запоминающего устройства 3, узла 4 управления и таймера 5, а также усилители 11-13 мощности с мультиплексированными входами и регулировкой длительности фронта импульсов и регистр 14 управления. Процесс программирования микросхем постоянной памяти осуществляется под управлением блока 2, в который предварительно через уяел 1 сопряжения запи- сьгаается микропрограмма от управляющей ЭВМ. 1 ил. (Л ...

Устройство для регенерации информации

Изобретение относится к области вычислительной техники, а именно к устройствам для регенерации информации, и может быть использовано в динамических за- поминаюихих устройствах. Изобретение позволяет повысить быстродействие динамических запоминающих устройств за счет уменьшения времени, отводимого на регенерацию информации при изменении температуры окружающей среды. Устройство содержит коммутатор , блок управления, счетчик, триггер, делитель частоты, блок синхронизации, датчик температуры, управляющие входы и выходы устройства. 1 ил. кэ оо 00 ...

Способ записи информации в запоминающее устройство на многоотверстных ферритовых пластинах

Устройство для считывания информации с магнитоодноосной пленки с цилиндрическими магнитными доменами

Устройство для выборки адресов

Устройство для контроля микросхем памяти

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОСХЕМ ПАМЯТИ, содержащее блок дискриминаторов, выход которого является управлякицим выходом устройства , блок индикации, входы первой группы которого являются адресными входами устройства, блок формирователей кода числа, управляющий вход которого является первым управлякяцим входом устройства, выходы являются информационными выходами устройства, а информационные входы соединены с входами первой группы блока дискриминаторов , входами второй группы блока индикации и являются информационными входами устройства, отличающееся тем, что, с целью повышения точности контроля, устройство содержит преобразователь механических колебаний, усилитель, блок сравнения, триггер и блок коммутаторов , один вход которого соединен с первым входом блока сравнения и одним входом блока формирователей кода числа, другие входы блока коммутаторов соединены с выходами блока формирователей кода числа, а выходы соединены с входами второй группы I (Л блока дискриминаторов, один вход которого ...

УСТРОЙСТВО ДЛЯ РЕГЕНЕРАЦИИ ДИНАМИЧЕСКОЙ ПАМЯТИ

Устройство для синхронизации памяти

УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПАМЯТИ, содержащее реверсивный счетчик, вход прямого счета которого подключен к выходу первого элемента ИЛИ, выходы соединены с входами дешифратора , а вход начальной установки подключен к первому входу элемента И и является входом начальной установки устройства , причем выходы дефширатора соединены с входами первой группы блока элементов И, входы второй группы которого являются входом синхронизации устройства, а выходы соединены с соответствующими входами блоков формирования синхросигналов , выходы которых подключены к входам блока элементов ИЛИ, выходы блока элементов ИЛИ являются выходами синхронизации устройства, первый выход дешифратора соединен с первыми входами элемента И-НЕ и первого элемента ИЛИ, второй вход элемента И-НЕ подключен к выходу инвертора, отличающееся тем, что, с целью повышения надежности и быстродействия устройства, оно содержит первый. второй, третий и четвертый триггеры, второй и третий элементы ИЛИ, S-входы первого , второго, третьего ...

Способ считывания информации из магнитного полупостоянного запоминающего устройства

СПОСОБ СЧИТЬГОАНИЯ ИНФОРМАЦИИ ИЗ МАГНИТНбГО ПОЛУПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, заключающяйся в подаче по адресной шине импульса Tojca и выделении сигнала на выходной шине в момейт нарастания импульса тока в адресной шине, отличающийся тем, что, с целью повышения надежности способа путем осуществления коррекции считанной информации, вьщеляют сигнал на выходной шине в момент спада импульса- тока в адресной шине и выдепённый сигнал инвертируют. е ...

Усилитель считывания

Устройство для измерения импульсов тока

Блок записи для запоминающего устройства с последовательным вводом-выводом информации

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ НАКОПИТЕЛЕМ НА ЗАПОМИНАЮЩИХ ЭЛЕМЕНТАХ С НЕРАЗРУШАЮЩИМ СЧИТЫВАНИЕМ ИНФОРМАЦИИ

Устройство для считывания цилиндрических магнитных доменов

Устройство для выбора свободных зон в памяти

Накопитель

Устройство для ввода информации

Усилитель считывания (его варианты)

... 1. Усилитель считывания, содержа-. щий ключбвые транзисторы с первого по девятый и нагрузочные транзисторы с первого по шестой, причем затвор и исток первого нагрузочного транзистора подключен к стоку первого.и затвору второго ключевых транзисторов, стоки первого, третьего, четвертого, пятого и шестого нагрузочных транзисторов подключены к первой шине питания , исток первого ключевого транзис- тора подключен к шине нулевого потенциала , затвор и исток второго нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор четвертого ключевого транзистора подключен к стоку третьего ключевого .транзистора и затвору пятого ключевого транзистора, затвор третьего ключевого транзистора и исток пятого ключевого транзистора являются первым входом усилителя, сток пятого ключевого тран.зистора подключен к истоку третьего , нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к истоку.четвертого нагрузочного транзистора и затвору седьмого ключевого ...

УСТРОЙСТВО ДЛЯ ВЫБОРКИ ИНФОРМАЦИИ ИЗ БЛОКОВ ПАМЯТИ

Формировтель напряжения смещения подложки для интегральных схем

ФОРМИРОВАТЕЛЬ НАПРЯЖЕНИЯ СМЕЩЕНИЯ ПОДЛОЖКИ ДЛЯ ИНТЕГРАЛЬНЫХ . СХЕМ, содержшчий управляющий транзистор , затвор которого является управЛЯЮР1ИМ входом формирователя, а сток подключен к шине питания, входной транзистор, затвор которого является информационным входом формирователя, сток подключен к истоку управляющего транзистора, конденсатор, одна обкладка которого соединена с истоком управляющего транзистора, нагрузочный транзистор и выходной транзистор, затвор и сток которого соединены с другой обкладкой конденсатора и истоком нагрузочного транзистора, сток которого является вьрсодом формирователя , истоки входного и выходного транзисторов подключены к общей шине, отличающийся тем, что, с целью снижения потребляемой мощности, в него введены дополнительный конденсатор и два ключевых транзистора, затвор первого и истоки первого и второго кхпочевых транзисторов соединены с затвором нагрузочного транзистора и одной обкладкой (Л дополнительного конденсатора, другая обкладка которого соединена ...

Устройство для выборки информации из блоков памяти

УСТРОЙСТВО ДПЯ ВЫБОРКИ ИНФОРМАЦИИ ИЗ БЛОКОВ ПАМЯТИi содержащее ключевые элементы на ЩЩ-транзисторах, причем стоки первого и второго транзисторов первого типа проводимости соединены с истоками соответственно третьего и четвертого транзисторов дополняющего типа проводимости и являются первыми и вторыми выходами устройства, стоки третьего и четвертого транзисторов являются разрядными выходами устройства, затворы третьего и четвертого транзисторов объединены и являются адресным входом устройства, затворы первого и второго транзисторов являются первым и вторым входами записи устройства , а истоки первогс и второго транзисторов объединены, отличающееся тем, что, с целью снижения потребляемой мощности, в устро.йство введены инвертор на дополняющих МДП-транзисторах, включенных между общей шиной и шиной питания, затворы которых подключены к адресном входу устройства , и дополнительный ключевой эле (Л мент на МДП-транзисторе, исток которого подключен к общей шинеу затвор - к объединенным стокам дополнякпцих ...

Способ записи информации в запоминающее устройство типа 2д на многоотверстных ферритовых элементах

Устройство для записи информации в блок программируемой постоянной памяти

Устройство для восстановления информации

Способ записи информации в МНСП-транзистор

СПОСОБ ЗАПИСИ ИНФОРМАЦИИ В МИОИ-ТРАНЗИСТОР, заключающийся в подаче управляющего нанряжения на затвор ЛАНОП-транзистора. отличающийся тем. что. с целью новышения надежносги записи информации, одновременно с подачей у11равляюн1его напряжения в сток Д1ИОП-транзистора подают постоянный ток.

ИНФОРМАЦИОННЫЙ ФОРМИРОВАТЕЛЬ

Мостовая схема для соединения разрядных линий

Усилитель воспроизведения для запоминающих устройств

Реверсивный дешифратор

Устройство для считывания информации с прибора с зарядовой связью

Изобретение, относится к области вычислительной техники и техники связи и может быть использовано в устройствах обработки аналоговой ин- формации с применением ПЗС. Целью изобретения является упрощение считывания для ПЗМ, Устройство содержит усилитель, повторитель напряжения, накопительные элементы на конденсаторах и ключи. Упрощение устройства достигается за счет сокращения числа элементов в схеме и за счет того, что выход повторителя напряжения соединен с другой обкладкой второго конденсатора , выход второго ключа соединен с шиной нулевого потенциала, а вход является выходом устройства. В устройстве достигается также увеличение температурной стабильности. 2 ил. (О ND 00 N5 Ю ...

Усилитель считывания на КМОП-транзисторах

УСИЛИТЕЛЬ СЧИТЫВАНИЯ НА КМОП-ТРАНЗИСТОРАХ, содержащий элемент предварительной установки на р-канальных транзисторах, истоки которых соединены с шиной питания, затворы - с шиной стробирования, стоки - с входами соответствуюш .их выходных инверторов, ключевые элементы на р-канальных транзисторах , соединенных перекрестными связями, истоки которых соединены с шиной питания, стоки - с входами соответствующих выходных инверторов, элементы сравнения на п-канальных транзисторах, затворы которых являются входами усилителя, отличающийся тем, что, с целью повышения надежности усилителя, он содержит элемент стробирования на п-канальных транзисторах, дополнительные инверторы, каждый из которых состоит из р-канального ключевого и п-канального нагрузочного транзисторов, затворы каждого из которых объединены и подключены к входам соответствуюших выходных инверторов, сток нагрузочного и сток ключевого транзисторов каждого дополнительного инвертора объединены и подключены к истокам соответствующих п-канальных ...

Параллельное запоминающее устройство

Усилитель считывания для интегрального запоминающего устройства

Устройство для записи и считывания с накопителя

Устройство для считывания информации из блоков памяти

Изобретение относится к вычислительной технике. Цель изобретения повьшение быстродействия устройства. Устройство считывания информации содержит первую и вторую пары входных разрядных шин, первую и вторую вьпходные разрядные шины, первый и второй адресные входы, шину питания, первый и второй адресные транзисторы первого типа проводимости, первую и вторую пары переключающих транзисторов первого типа проводимости с соответствующими связями и дополнительно содержит первый и второй переключающие транзистторы второго типа проводимости , первый и второй установочные транзисторы второго типа проводимости , первый и второй развязы- вающие транзисторы второго типа проводимости , тактовую и общую шины с соответствующими связями. 2 ил. (Л ...

Устройство для управления оперативным накопителей

Оперативное запоминающее устройство

Устройство для сопряжения блоков памяти

Запоминающее устройство

Усилитель считывания

Устройство управления запоминающим блоком

Долговременное запоминающее устройство

Запоминающее устройство

Устройство управления накопителем

Способ обращения к запоминающему устройству

Адресное устройство цифровой вычислительной машины

Дешифратор адреса для запоминающих устройств

Запоминающее устройство

Запоминающее устройство на печатных платах с выборкой по двум координатам

Балансный усилитель

Импульсный усилитель

Адресный коммутатор тока

Устройство для выбора адресов

Способ записи информации в накопитель

Способ записи цифровой информации в полупостоянные и постоянные запоминающие устройства

Адресный переключатель тока

Способ обращения к запоминающему устройству

Устройство для защиты памяти

Устройство для записи и хранения информации о состоянии объекта

Способ формирования токов выборки

Изобретение относится к вычислительной технике и может быть использовано для формирования токов выборки в трансформаторных дешифраторах с общей обмоткой. Целью изобретения является упрощение способа при формировании двухполярньпс токов выборки . Для этого после приложения импульсов тока к входным обмоткам всех трансформаторов, кроме выбранного, суммирования их с помощью общей обмотки на выходной обмотке выбранного трансформатора и формировании в подключенной к ней нагрузке тока выборки прикладывают к входной обмотке выбранного трансформатора импульс тока той же полярности для формирования в нагрузке тока выборки другой полярности. 1 ил. (Л е fco СП 4 Ю ...

Устройство для записи информации в оперативную память

Изобретение относится к вычислительной технике и может быть использовано в системах сбора и хранения информации. Целью изобретения является повышение достоверности записи информации в оперативную память. Устройство содержит регистр I данных, блок 2 памяти, триггер 3, элементы И 4, 5, блок 6 сравнения, регистр 7 циклов опроса, счетчики 8, 13, 18, элемент ИЛИ 9, коммутатор 10, блок 12 ввода информации, формирователь 14 импульсов управления, дешифраторы 15, 16, генератор 17 тактовых импульсов. В устройстве запись в блок памяти кода каждого информационного слова, поступающего с подвижного носителя, производится в момент формирования этого кода с наибольшей достоверностью, причем этот момент определяется путем циклического подсчета суммы единиц кода и сравнения сумм последующего и предыдущего циклов. I ил. (Л 00 to со ...

Запоминающее устройство

Запоминающее устройство

Устройство для выбора адреса внешней памяти

Усилитель считывания на полевых транзисторах с барьерным переходом

УСИЛИТЕЛЬ СЧИТЫВАНИЯ НА ПОЛЕВЫХ ТРАНЗИСТОРАХ С БАРЬЕРНЫМ ПЕРЕХОДОМ, содержащий триггер , первый и второй выводы питания которого подключены к шине питания и общей шине соответственно, отличающийся тем, что, с целью повышения быстродействия усилителя, в него введены первый и второй инверторы, первый и второй выводы питания которых подключены к шине питания и обшей шине соответственно, а входы - к прямому и инверсному выходам триггера соответственно , а также первый и второй нагрузочные элементы, выводы питания которых .подключены к шине питания, входы - к выходам соответствующих инверторов, а выходы - соответственно к первой и второй разрядны.м шинам, которые подключены соответственно к входам установки нуля и единицы триггера.

Формирователь записи-считывания для запоминающих устройств

ФОРМИРОВАТЕЛЬ ЗАПИСИСЧИТЫВАНИЯ ПЛЯ ЗАПОМИНАЮЩИХ УСТРОЙСТВ, содержащий два ключа, выполненных на Mfln-ipaHSHCTopax, вход первого ключа подключен к обшей шине, отличающийся тем, что, с целью повышения быстродействия считывания и уменьшения потребляемой МОЕШОсти , он содержит элемент памяти с тремя состояниями, информационный вкод которого связан с выходами ключей и яв юется выходом формирователя, первый уьравлякяций вход подсоединен к шине разрешения считывания, а второй - к шине разрешения записи-стирания, равляющие вкоды первого и второго ключей подключены соответственно к инверсному и прямому ВЫ}содам элемента памяти Q тремя состояниями , а вход второго ключа подключен к шине записи. 00 ел О) со со ...

БЛОК СЧИТЫВАНИЯ И ВВОДА ПАРАМЕТРОВ

Блок считывания и ввода параметров, содержащий энергонезависимую память, входы и выходы которой, предназначенные для записи, хранения, считывания информации и управления ею, подключены к соответствующим входам-выходам микроконтроллера, последовательный интерфейс, вход-выход которого посредством информационной шины через контакты реле, предназначенные для перекоммутации сигналов в информационной шине, подсоединен к разъему, предназначенному для подключения переносного модуля к контроллеру станции управления или персональному компьютеру, выход-вход последовательного интерфейса подключен к соответствующим другим входам-выходам микроконтроллера, к входам микроконтроллера, для подачи сигналов управления, подключена клавиатура, а к выходам - панель индикации, еще один выход микроконтроллера соединен с входом транзисторного ключа, нагрузкой которого является обмотка реле, микроконтроллер предназначен для считывания и запоминания информации из памяти контроллера станции управления, передачи ее в энергонезависимую память, формирования и передачи сигнала, содержащего информацию на станцию управления или персональному компьютеру, подключения энергонезависимой памяти к последовательному интерфейсу, для считывания и запоминания информации из энергонезависимой памяти и передачи ее в память контроллера станции управления. (19) RU (11) 20 192 (13) U1 (51) МПК G11C 7/00 (2000.01) G06F 3/00 (2000.01) РОССИЙСКОЕ АГЕНТСТВО ПО ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К СВИДЕТЕЛЬСТВУ (21), (22) Заявка: 2001113797/20 , 25.05.2001 (24) Дата начала отсчета срока действия патента: 25.05.2001 (46) Опубликовано: 20.10.2001 (72) Автор(ы): Полянский Г.В., Плужников В.А., Горохов В.Е. (73) Патентообладатель(и): Открытое акционерное общество "Борец" Ñòðàíèöà: 1 U 1 2 0 1 9 2 R U U 1 (57) Формула полезной модели Блок считывания и ввода параметров, содержащий энергонезависимую память, входы и выходы которой, предназначенные для записи, хранения, считывания информации и управления ею, ...

Methods, structures, and devices for reducing operational energy in phase change memory

Methods of forming and operating phase change memory devices include adjusting an activation energy barrier between a metastable phase and a stable phase of a phase change material in a memory cell. In some embodiments, the activation energy barrier is adjusted by applying stress to the phase change material in the memory cell. Memory devices include a phase change memory cell and a material, structure, or device for applying stress to the phase change material in the memory cell. In some embodiments, a piezoelectric device may be used to apply stress to the phase change material. In additional embodiments, a material having a thermal expansion coefficient greater than that of the phase change material may be positioned to apply stress to the phase change material.

Single transistor memory cell

A semiconductor device along with circuits including same and methods of operating same are disclosed. In one particular embodiment, the device may comprise a memory cell including a transistor. The transistor may comprise a gate, an electrically floating body region, and a source region and a drain region adjacent the body region. Data stored in memory cells of the device may be refreshed during hold operations.

Output enable signal generation circuit of semiconductor memory

An output enable signal generation circuit of a semiconductor memory includes: a latency signal generation unit configured to generate a latency signal for designating activation timing of a data output enable signal in response to a read signal and a CAS latency signal; and a data output enable signal generation unit configured to control the activation timing and deactivation timing of the data output enable signal in response to the latency signal and a signal generated by shifting the latency signal based on a burst length (BL).

Circuit and method for controlling standby leakage current in random access memory devices

A method for controlling standby current coming from bit line leakage in random access memory devices comprises the steps of: continuously deactivating a pre-charge equalization circuit providing a pre-charge voltage to a pair of complementary bit lines of a memory cell if the memory cell is in a self-refresh mode, a standby mode or an active mode; temporarily activating the pre-charge equalization circuit before the memory cell is refreshed if the memory cell is in a self-refresh mode or a standby mode; and temporarily activating the pre-charge equalization circuit before the memory cell is refreshed or accessed if the memory cell is in an active mode.

СТЕНД МОБИЛЬНОГО ПРОГРАММИРОВАНИЯ ЭЛЕМЕНТОВ ПРОГРАММИРУЕМЫХ ПОСТОЯННЫХ ЗАПОМИНАЮЩИХ УСТРОЙСТВ

Стенд мобильного программирования элементов программируемых постоянных запоминающих устройств (ППЗУ), содержащий первую электронно-вычислительную машину (ЭВМ), адаптер последовательного интерфейса, первый адаптер локальной вычислительной сети (ЛВС), коммутатор локальной вычислительной сети (КЛВС), второй адаптер ЛВС, вторую ЭВМ, адаптер интерфейса долговременных запоминающих устройств, системную интерфейсную магистраль (СИМ), при этом к первой ЭВМ подключены первый адаптер последовательного интерфейса и первый адаптер ЛВС, вход-выход адаптера последовательного интерфейса образует первый вход-выход последовательного интерфейса стенда, КЛВС имеет, по меньшей мере, три входа-выхода, к первому и второму из которых подключены соответственно первый и второй адаптеры ЛВС, а остальные образуют входы-выходы ЛВС стенда, вход-выход последовательного интерфейса второй ЭВМ образует второй вход-выход последовательного интерфейса стенда, первый вход-выход для подключения ППЗУ образован входом-выходом интерфейса устройств памяти второй ЭВМ, второй адаптер ЛВС, вторая ЭВМ и адаптер интерфейса долговременных запоминающих устройств соединены между собой при помощи СИМ, вход-выход адаптера интерфейса долговременных запоминающих устройств образует второй вход-выход для подключения ППЗУ, первая ЭВМ выполнена с возможностью выдачи по ЛВС данных, предназначенных для записи в программируемые ППЗУ, а также с возможностью выдачи по последовательному интерфейсу данных, предназначенных для записи во внутренние энергонезависимые запоминающие устройства настраиваемых при помощи стенда ЭВМ, вторая ЭВМ выполнена с возможностью загрузки программного обеспечения как с ППЗУ, подключаемого к входу-выходу интерфейса устройств памяти второй ЭВМ, так и с ППЗУ, подключаемого к входу-выходу адаптера интерфейса долговременных запоминающих устройств, вторая ЭВМ выполнена с возможностью задания ее конфигурационных параметров по последовательному интерфейсу, а также с возможностью приема данных для записи в ...

БЫСТРОДЕЙСТВУЮЩИЙ ИНТЕГРИРУЮЩИЙ УСИЛИТЕЛЬ НА КМОП-ТРАНЗИСТОРАХ

Быстродействующий интегрирующий усилитель на КМОП-транзисторах, содержащий входной интегрирующий конденсатор, цепь разряда, подключенную первым и вторым выводами к первому и второму выводу входного интегрирующего конденсатора соответственно, причем первый вывод входного интегрирующего конденсатора является входом усилителя, полосовой усилитель напряжения, содержащий первый усилительный каскад, первый вывод которого подключен к источнику питания, делитель обратной связи с разделительным конденсатором, который подключен к инвертирующему входу первого усилительного каскада, отличающийся тем, что в него введены второй усилительный каскад и выходное устройство выборки-хранения, а полосовой усилитель напряжения выполнен с возможностью инвертирования фазы входного сигнала и содержит усилительный транзистор первого усилительного каскада, вторую цепь нагрузки первого усилительного каскада, вход которой является первым выводом первого усилительного каскада, конденсатор обратной связи, цепь сдвига уровня, первую и вторую схемы имитации резистора на переключаемых конденсаторах делителя обратной связи, а цепь разряда выполнена в виде ключевого транзистора, затвор которого является управляющим входом усилителя, а первый и второй выводы являются соответственно первым и вторым выводами цепи разряда, причем второй усилительный каскад содержит первую цепь нагрузки, усилительный транзистор, исток которого подключен к общему проводу, а затвор подключен к первому выводу входного интегрирующего конденсатора, первому выводу цепи разряда и является входом усилителя, а вход и выход первой цепи нагрузки, соответственно подключены к источнику питания, и ко второму выводу входного интегрирующего конденсатора, стоку усилительного транзистора и входу полосового усилителя напряжения, являющемуся входом первой схемы имитации резистора на переключаемых конденсаторах с первым и вторым управляющими входами, выход которого подключен к первому выводу разделительного конденсатора, второй вывод ...

УСТРОЙСТВО СОПРЯЖЕНИЯ С ЭВМ

Устройство сопряжения с ЭВМ, содержащее последовательно соединенные аналогово-цифровой преобразователь, оперативно-запоминающее устройство, блок передачи информации, интерфейс с электронно-вычислительной машиной, отличающееся тем, что дополнительно введен блок суммирования, вход которого подключен к выходу аналогово-цифрового преобразователя, выход блока суммирования соединен со входом оперативно-запоминающего устройства, а вход обнуления блока суммирования через интерфейс связан с выходом электронно-вычислительной машины, а также через интерфейс выход электронно-вычислительной машины соединяется с входом оперативно запоминающего устройства и входом блока передачи информации, управление работой которыми производится электронно-вычислительной машиной. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 55 497 (13) U1 (51) МПК G11C 7/10 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2006105012/22 , 20.02.2006 (24) Дата начала отсчета срока действия патента: 20.02.2006 (45) Опубликовано: 10.08.2006 (73) Патентообладатель(и): Военная академия Ракетных войск стратегического назначения имени Петра Великого (RU) U 1 5 5 4 9 7 R U Ñòðàíèöà: 1 U 1 Формула полезной модели Устройство сопряжения с ЭВМ, содержащее последовательно соединенные аналогово-цифровой преобразователь, оперативно-запоминающее устройство, блок передачи информации, интерфейс с электронно-вычислительной машиной, отличающееся тем, что дополнительно введен блок суммирования, вход которого подключен к выходу аналогово-цифрового преобразователя, выход блока суммирования соединен со входом оперативно-запоминающего устройства, а вход обнуления блока суммирования через интерфейс связан с выходом электронно-вычислительной машины, а также через интерфейс выход электронно-вычислительной машины соединяется с входом оперативно запоминающего устройства и входом блока передачи информации, управление работой которыми производится ...

НОСИТЕЛЬ БИОМЕТРИЧЕСКОЙ ИНФОРМАЦИИ

1. Носитель биометрической информации об образах разнородных биометрических объектов, одним из которых является лицо, а вторым - ладонь или пальцы, которые размещены в одном кадре или в соответствующих кадрах, входящих в серию последовательных кадров, и предназначены для идентификационной экспертизы; указанный носитель связан с устройством отображения, позволяющим визуализировать образы биометрических объектов. 2. Носитель биометрической информации по п.1, отличающийся тем, что лицо и ладонь отображены в разном масштабе. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 64 890 (13) U1 (51) МПК A61B 5/117 (2006.01) G11C 7/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2007100944/22 , 09.01.2007 (24) Дата начала отсчета срока действия патента: 09.01.2007 (45) Опубликовано: 27.07.2007 (73) Патентообладатель(и): Бичигов Владимир Николаевич (RU), Зайцев Павел Анатольевич (RU), Моксин Александр Владимирович (RU), Шапшал Иван Борисович (RU) U 1 6 4 8 9 0 R U Ñòðàíèöà: 1 U 1 Формула полезной модели 1. Носитель биометрической информации об образах разнородных биометрических объектов, одним из которых является лицо, а вторым - ладонь или пальцы, которые размещены в одном кадре или в соответствующих кадрах, входящих в серию последовательных кадров, и предназначены для идентификационной экспертизы; указанный носитель связан с устройством отображения, позволяющим визуализировать образы биометрических объектов. 2. Носитель биометрической информации по п.1, отличающийся тем, что лицо и ладонь отображены в разном масштабе. 6 4 8 9 0 (54) НОСИТЕЛЬ БИОМЕТРИЧЕСКОЙ ИНФОРМАЦИИ R U Адрес для переписки: 620100, г.Екатеринбург, а/я 1008, пат.пов. Г.Н. Шаховой, рег.№ 873 (72) Автор(ы): Бичигов Владимир Николаевич (RU), Зайцев Павел Анатольевич (RU), Моксин Александр Владимирович (RU), Шапшал Иван Борисович (RU) RU 5 10 15 20 25 30 35 40 45 50 64 890 U1 Полезная модель относится к области биометрии и ...

БЛОК ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ И КОНСТРУКЦИЯ БЛОКА

1. Блок хранения и передачи данных, содержащий последовательно соединенные энергонезависимый блок памяти, микроконтроллер и интерфейс RS 232 или RS 485, отличающийся тем, что он дополнительно содержит интерфейс USB, соединенный с микроконтроллером. 2. Блок хранения и передачи данных по п.1, отличающийся тем, что он содержит элементы индикации. 3. Блок хранения и передачи данных по п.1, отличающийся тем, что он содержит органы управления. 4. Конструкция блока хранения и передачи данных, содержащая корпус, на одной из панелей которого установлен разъем интерфейса RS 232 или RS 485 для подключения блока к внешним устройствам, внутри корпуса размещена плата с установленными на ней электронными компонентами, отличающаяся тем, что на одной из свободных панелей корпуса установлен разъем интерфейса USB. 5. Конструкция блока хранения и передачи данных по п.4, отличающаяся тем, что она содержит элементы индикации. 6. Конструкция блока хранения и передачи данных по п.4, отличающаяся тем, что она содержит органы управления. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 66 586 (13) U1 (51) МПК G11C 7/00 (2006.01) G06F 3/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2007113055/22 , 10.04.2007 (24) Дата начала отсчета срока действия патента: 10.04.2007 (45) Опубликовано: 10.09.2007 (73) Патентообладатель(и): ЗАКРЫТОЕ АКЦИОНЕРНОЕ ОБЩЕСТВО "ЭЛЕКТОН" (RU) Ñòðàíèöà: 1 U 1 6 6 5 8 6 R U U 1 Формула полезной модели 1. Блок хранения и передачи данных, содержащий последовательно соединенные энергонезависимый блок памяти, микроконтроллер и интерфейс RS 232 или RS 485, отличающийся тем, что он дополнительно содержит интерфейс USB, соединенный с микроконтроллером. 2. Блок хранения и передачи данных по п.1, отличающийся тем, что он содержит элементы индикации. 3. Блок хранения и передачи данных по п.1, отличающийся тем, что он содержит органы управления. 4. Конструкция блока хранения и передачи ...

ПОРТАТИВНОЕ УСТРОЙСТВО КОПИРОВАНИЯ ФАЙЛОВ

1. Портативное устройство копирования файлов содержит: микроконтроллер; электрически связанные с микроконтроллером, по меньшей мере, два Host контроллера и соответствующие им USB разъемы; индикатор, имеющий возможность отображать названия файлов, хранимых в памяти подключенных устройств, и служебные символы; клавиши управления, предназначенные для навигации по меню и файловой системе устройств, подключенных к USB разъемам; блок питания, электрически связанный с микроконтроллером. 2. Портативное устройство копирования файлов по п.1, отличающееся тем, что дополнительно содержит, по меньшей мере, одно устройство считывания, по меньшей мере, одного носителя, выполненного в виде энергонезависимой памяти. 3. Портативное устройство копирования файлов по п.2, отличающееся тем, что устройство считывания, по меньшей мере, одного носителя, выполненного в виде энергонезависимой памяти, позволяет считывать карту одного из следующих форматов CompactFlash, MultiMediaCard, Secure Digital, miniSD, Memory Stick, Memory Stick Duo Pro или др. 4. Портативное устройство копирования файлов по п.1, отличающееся тем, что дополнительно содержит запоминающее устройство, выполненное в виде энергонезависимой памяти, предназначенное для временного хранения переносимых файлов. 5. Портативное устройство копирования файлов по п.1, отличающееся тем, что микроконтроллер осуществляет следующие операции: определение подключенных USB устройств, поддерживающих стандарт USB Mass Storage Class Specification Overview; считывание файловой структуры стандарта USB Mass Storage Class Specification Overview; вывод на индикатор перечня файлов и папок файловой структуры и служебной информации; копирование, выбранных клавишами управления, файлов или папок с одного USB устройства на другое. 6. Портативное устройство копирования файлов по п.1, отличающееся тем, что дополнительно содержит модуль инфракрасного приемопередатчика и/или приемопередатчика на основе Bluetooth соединения электрически связанного(ых) с ...

УСТРОЙСТВО ДЛЯ РАЗМЕЩЕНИЯ И ХРАНЕНИЯ СЪЕМНЫХ НАКОПИТЕЛЕЙ ИНФОРМАЦИИ

Устройство для размещения и хранения съемных накопителей информации, снабженных электрическими контактами, включающее корпус, содержащий два или более гнезд для фиксации съемных накопителей информации, отличающееся тем, что каждое из гнезд снабжено электрическими контактами, соответствующими электрическим контактам съемных накопителей информации, при этом устройство снабжено коммутатором, выполненным с возможностью подключения электрических контактов одного или нескольких гнезд к устройству чтения и/или записи информации. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 80 264 U1 (51) МПК G11C 7/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2008125690/22, 17.06.2008 (24) Дата начала отсчета срока действия патента: 17.06.2008 (45) Опубликовано: 27.01.2009 (72) Автор(ы): Беляев Дмитрий Анатольевич (RU) (73) Патентообладатель(и): Беляев Дмитрий Анатольевич (RU) R U Адрес для переписки: 192007, Санкт-Петербург, а/я 146, ООО "АИС поли-ИНФОРМ-патент" U 1 8 0 2 6 4 R U Ñòðàíèöà: 1 ru CL U 1 Формула полезной модели Устройство для размещения и хранения съемных накопителей информации, снабженных электрическими контактами, включающее корпус, содержащий два или более гнезд для фиксации съемных накопителей информации, отличающееся тем, что каждое из гнезд снабжено электрическими контактами, соответствующими электрическим контактам съемных накопителей информации, при этом устройство снабжено коммутатором, выполненным с возможностью подключения электрических контактов одного или нескольких гнезд к устройству чтения и/или записи информации. 8 0 2 6 4 (54) УСТРОЙСТВО ДЛЯ РАЗМЕЩЕНИЯ И ХРАНЕНИЯ СЪЕМНЫХ НАКОПИТЕЛЕЙ ИНФОРМАЦИИ U 1 U 1 8 0 2 6 4 8 0 2 6 4 R U R U Ñòðàíèöà: 2 RU 5 10 15 20 25 30 35 40 45 50 80 264 U1 Полезная модель относится к устройствам, предназначенным для размещения, хранения и транспортировки накопителей информации, снабженных электрическими контактами, в частности, ...

Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby

Methods of forming nonvolatile memory devices according to embodiments of the invention include techniques to form highly integrated vertical stacks of nonvolatile memory cells. These vertical stacks of memory cells can utilize dummy memory cells to compensate for process artifacts that would otherwise yield relatively poor functioning memory cell strings when relatively large numbers of memory cells are stacked vertically on a semiconductor substrate using a plurality of vertical sub-strings electrically connected in series.

УСТРОЙСТВО СЧИТЫВАНИЯ СИГНАЛОВ В ЗАПОМИНАЮЩИХ УСТРОЙСТВАХ

Устройство считывания сигналов в запоминающих устройствах, содержащее усилитель считывания, входы которого соединены с входом информационного сигнала и с входом стробирующего сигнала, выходной усилитель, устройство также содержит усилитель эталонного сигнала, коррелятор, формирователь корреляционного сигнала, элемент И, элемент НЕ и элемент неравнозначность, выход которого является первым выходом устройства считывания, вход элемента неравнозначность подсоединен к выходу формирователя корреляционного сигнала, один из входов которого подключен к выходу коррелятора, а другой его вход соединен с входом устройства уровня дискриминации и с вторым входом выходного усилителя, подключенного к одному из входов элемента И, на другой вход которого подается сигнал с выхода формирователя корреляционного сигнала, выход элемента И подается на второй выход устройства считывания и на вход элемента НЕ, подсоединенного к третьему выходу устройства считывания, первый вход коррелятора подключен к входу усилителя считывания и к первому входу выходного усилителя, второй вход коррелятора соединен с выходом усилителя эталонного сигнала, подключенного к входу стробирующего сигнала и к входу эталонного сигнала. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 7/06 (13) 122 522 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2012131261/08, 23.07.2012 (24) Дата начала отсчета срока действия патента: 23.07.2012 (45) Опубликовано: 27.11.2012 Бюл. № 33 1 2 2 5 2 2 R U Формула полезной модели Устройство считывания сигналов в запоминающих устройствах, содержащее усилитель считывания, входы которого соединены с входом информационного сигнала и с входом стробирующего сигнала, выходной усилитель, устройство также содержит усилитель эталонного сигнала, коррелятор, формирователь корреляционного сигнала, элемент И, элемент НЕ и элемент неравнозначность, выход которого является первым выходом устройства считывания, вход элемента ...

СХЕМА ХРАНЕНИЯ И СЧИТЫВАНИЯ ИНФОРМАЦИИ ЭНЕРГОНЕЗАВИСИМОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

Схема хранения и считывания информации энергонезависимого запоминающего устройства, содержащая матрицу элементов памяти, в каждой строке которой входы выборки элементов памяти соединены и являются соответствующим входом выборки строки, а у элементов памяти, составляющих столбцы, информационные входы-выходы соединены с истоками соответствующих n-канальных МОП-транзисторов выборки столбцов матрицы, затворы которых являются входами выборки столбцов, столбец эталонных элементов памяти, входы выборки которых подключены к соответствующим входам выборки строк, а информационные входы-выходы соединены с истоком n-МОП-транзистора выборки эталонного столбца, затвор которого является входом выборки эталонного столбца, первый и второй потенциалозадающие р-канальные МОП-транзисторы, токозадающий р-МОП-транзистор, затвор которого соединен с затвором и стоком первого потенциалозадающего р-МОП-транзистора и со стоком n-МОП-транзистора выборки эталонного столбца, истоки первого и второго потенциалозадающих и токозадающего р-МОП-транзисторов подключены к шине положительного напряжения питания, отличающаяся тем, что дополнительно содержит первый и второй ключевые р-МОП-транзисторы, истоки которых подключены к шине положительного напряжения питания, затворы соединены и являются входом разрешения считывания устройства, а стоки соответственно соединены со стоками n-МОП-транзисторов выборки столбцов матрицы и со стоком n-МОП-транзистора выборки эталонного столбца, второй столбец эталонных элементов памяти, входы выборки которых подключены к соответствующим входам выборки строк, а информационные входы-выходы соединены с истоком n-МОП-транзистора выборки второго эталонного столбца, затвор которого является входом выборки второго эталонного столбца, а сток соединен со стоками и затворами первого и второго потенциалозадающих р-МОП-транзисторов, сток токозадающего р-МОП-транзистора соединен со стоками n-МОП-транзисторов выборки столбцов матрицы и с информационным выходом устройства. РОССИЙСКАЯ ...

УСТРОЙСТВО ВОСПРОИЗВЕДЕНИЯ СИГНАЛОВ В ЗАПОМИНАЮЩИХ УСТРОЙСТВАХ

Устройство воспроизведения сигналов в запоминающих устройствах, содержащее усилитель считывания сигналов, подключенный к входу информационного сигнала и к входу сигнала стробирования, выходной усилитель, отличающееся тем, что устройство содержит первый и второй сумматоры, интегратор, инвертор и дополнительный усилитель считывания сигналов, информационный вход которого подключен к входу эталонного сигнала и к входу сигнала стробирования, выход дополнительного усилителя считывания соединен с входом инвертора, выход которого подключен к одному из входов первого сумматора, другой вход которого соединен с выходом усилителя считывания сигналов, выход первого сумматора подключен к входу интегратора, выход которого подсоединен к одному из входов второго сумматора, второй вход которого подключен к входу опорного напряжения дискриминации, выход второго сумматора подсоединен к входу уровня дискриминации выходного усилителя, на информационный вход которого приходит сигнал усилителя считывания, а выход выходного усилителя является выходом устройства. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 7/00 (13) 134 686 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2013119213/08, 25.04.2013 (24) Дата начала отсчета срока действия патента: 25.04.2013 (45) Опубликовано: 20.11.2013 Бюл. № 32 1 3 4 6 8 6 R U Формула полезной модели Устройство воспроизведения сигналов в запоминающих устройствах, содержащее усилитель считывания сигналов, подключенный к входу информационного сигнала и к входу сигнала стробирования, выходной усилитель, отличающееся тем, что устройство содержит первый и второй сумматоры, интегратор, инвертор и дополнительный усилитель считывания сигналов, информационный вход которого подключен к входу эталонного сигнала и к входу сигнала стробирования, выход дополнительного усилителя считывания соединен с входом инвертора, выход которого подключен к одному из входов первого сумматора, другой вход ...

БЛОК ВОСПРОИЗВЕДЕНИЯ СИГНАЛОВ В ЗАПОМИНАЮЩИХ УСТРОЙСТВАХ

Блок воспроизведения сигналов в запоминающих устройствах, содержащий первый фильтр сигнала, подключенный к первому входу блока, выход первого фильтра подсоединен к входу первого усилителя сигнала, второй вход которого подключен к входу синхронизации блока, дискриминатор, выход которого подключен к первому входу выходного усилителя, на второй вход которого подается сигнал с входа синхронизации блока, отличающийся тем, что в блок введен сумматор, первый вход которого подключен к выходу усилителя воспроизведения, а второй вход сумматора соединен с выходом второго усилителя, первый вход которого подключен к выходу фильтра эталонного сигнала, первый вход которого соединен с третьим входом блока, выход сумматора соединен с первым входом дискриминатора, на второй вход которого подается сигнал синхронизации с входа блока, выход сумматора подключен к первому входу дискриминатора, второй вход которого соединен с входом блока и с входом выходного усилителя, другой вход которого подключен к первому входу выходного усилителя, выход которого является выходом блока. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 7/00 (13) 145 415 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2014108471/08, 05.03.2014 (24) Дата начала отсчета срока действия патента: 05.03.2014 (45) Опубликовано: 20.09.2014 Бюл. № 26 1 4 5 4 1 5 R U Формула полезной модели Блок воспроизведения сигналов в запоминающих устройствах, содержащий первый фильтр сигнала, подключенный к первому входу блока, выход первого фильтра подсоединен к входу первого усилителя сигнала, второй вход которого подключен к входу синхронизации блока, дискриминатор, выход которого подключен к первому входу выходного усилителя, на второй вход которого подается сигнал с входа синхронизации блока, отличающийся тем, что в блок введен сумматор, первый вход которого подключен к выходу усилителя воспроизведения, а второй вход сумматора соединен с выходом второго усилителя, ...

УСТРОЙСТВО РЕГИСТРАЦИИ ДАННЫХ

Устройство регистрации данных, содержащее контроллер коммутационной матрицы, коммутационную матрицу, Μ входных буферов, входы которых являются внешними входами устройства регистрации данных, N выходных буферов, где N целое число большее либо равное единице, причем выход контроллера коммутационной матрицы соединен с первым входом коммутационной матрицы, второй выход каждого из Μ входных буферов соединен с соответствующим из Μ входом коммутационной матрицы, каждый из N выходов коммутационной матрицы подключен к входу соответствующего из N выходных буферов, отличающийся тем, что дополнительно введены N контроллеров регистрации и N блоков памяти, причем количество входных буферов где С - среднее значение скорости записи данных в блок памяти с выхода одного выходного буфера, R - среднее значение скорости потока данных на входе одного входного буфера, первый выход каждого из Μ входных буферов соединен с первым входом контроллера коммутационной матрицы, первый выход каждого из N выходных буферов соединен со вторым входом контроллера коммутационной матрицы, второй выход каждого из N выходных буферов соединен с входом соответствующего из N контроллера регистрации, вход-выход каждого из N контроллера регистрации соединен с входом-выходом соответствующего из N блока памяти, а выход каждого из N контроллера регистрации соединен с третьим входом контроллера коммутационной матрицы. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 158 947 U1 (51) МПК G06F 17/40 (2006.01) G11C 7/10 (2006.01) H04Q 3/52 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2015140153/08, 21.09.2015 (24) Дата начала отсчета срока действия патента: 21.09.2015 (45) Опубликовано: 20.01.2016 Бюл. № 2 1 5 8 9 4 7 R U Формула полезной модели Устройство регистрации данных, содержащее контроллер коммутационной матрицы, коммутационную матрицу, Μ входных буферов, входы которых являются внешними входами устройства регистрации данных, N выходных буферов, где ...

СПОСОБ СОЗДАНИЯ СИСТЕМЫ ДИСТАНЦИОННОГО ОБУЧЕНИЯ

Способ создания системы дистанционного обучения, включающий регистрацию центром дистанционного обучения веб-сайта в сети Интернет, размещение на веб-сайте центра условий пользования системой и привлечения в систему, регистрацию электронного адреса и логинов связи центра, создание образовательной базы дистанционного обучения в виде аудио-, видео и тестовых материалов путем переноса информации на жесткие диски компьютеров и электронные носители, формирование архива и библиотеки на основе образовательной базы; регистрацию пользователей, формирование базы их персональных данных и электронных адресов, логинов, логинов скайпа, передачу информации на персональные компьютеры пользователей, установление связи между центром и пользователями с помощью телефона, факса, электронной почты, скайпа, осуществления текущего контроля знаний, отличающийся тем, что систему формируют на основе разработанной компьютерной программы и на компенсационной основе, учебную аудиторию поставляют видеокамерой, микрофоном, записывающим устройством DVR, оборудованием для Интернет-связи, видео-аудио-изображения учебного процесса передают на записывающее устройство DVR, с которого оно через Интернет-провайдера переходит с помощью роутера или оборудования Интернет-провайдера на отдельный сервер для размещения контента, на сервере видео-аудио-изображения учебного процесса сжимают до формата, который является допустимым для показа на веб-сайте центра, с задержкой 1-5 минут ретранслируют на веб-сайте; дополнительно на веб-сайт размещают чат, приветствия, форум, рекламу, игры, сведения об условиях оплаты услуг, контакты служб технической поддержки, а также аналитического и информационного обслуживания; центр осуществляет связи между участниками системы: пользователями, партнерами и банками на договорной основе; центр использует известные оптимальные технологии для обеспечения конфиденциальности персональных данных пользователей; оплату услуг пользователи осуществляют после регистрации через платежные ...

Semiconductor memory device

A semiconductor memory device includes an open-loop-type delay locked loop (DLL) configured to generate a clock signal locked by reflecting a first delay amount which actually occurs in a data path and a second delay amount which is required for locking the clock signal, a latency control unit configured to shift an inputted command according to a latency code value corresponding to the first delay amount and latency information, and output the shifted command, and an additional delay line configured to delay the shifted command according to a delay code value corresponding to the second delay amount, and output the command of which operation timing is controlled.

Precharging circuit and semiconductor memory device including the same

A semiconductor memory device includes a write driver for transmitting data loaded on a global line to a local line pair, a read driver for transmitting data loaded on the local line pair to the global line, a core region for storing data loaded on the local line pair or provide stored data to the local line pair, and a precharging circuit configured to precharge the local line pair by selectively using a first voltage and a second voltage in response to a precharge control signal and an operation mode signal, wherein the second voltage is lower than the first voltage.

Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory

An integrated circuit bit line driver system includes a plurality of bit line drivers coupled to respective bit lines of an array of non-volatile memory cells. Each of the bit line drivers includes a bias transistor through which an input signal is coupled to the respective bit line. The bit line driver system includes a bias voltage circuit that generates a bias voltage that is coupled to the respective gates of the bias transistors. The bias voltage circuit initially accelerates the charging of the transistor gates, and subsequently completes charging the gates at a slower rate. The bias voltage is generated using a diode-coupled transistor having electrical characteristics the match those of the bias transistors so that the bias voltage varies with process or temperature variations of the integrated circuit in the same manner as the threshold voltage of the bias transistors vary with process or temperature variations.

Memory system with delay locked loop (dll) bypass control

A memory system with delay locked loop (DLL) bypass control including a method for accessing memory that includes receiving a memory read command at a memory device. The memory device is configured to operate in a DLL off-mode to bypass a DLL clock as input to generating a read clock. A DLL power-on command is received at the memory device and in response to receiving the DLL power-on command a DLL initialization process is performed at the memory device. The memory read command is serviced at the memory device operating in the DLL off-mode, the servicing overlapping in time with performing the DLL initialization process. The memory device is configured to operate in a DLL on-mode to utilize the DLL clock as input to generating the read clock in response to a specified period of time elapsing. The specified period of time is relative to receiving the DLL power-on command.

Semiconductor memory apparatus having sense amplifier

Disclosed is a semiconductor memory apparatus comprising an upper mat and a lower mat with a sense amplifier array region in between, where the sense amplifier array region includes a plurality of sense amplifiers. There is also a plurality of bit lines configured to extend toward the sense amplifier array region from the upper mat, and a plurality of complementary bit lines configured to extend toward the sense amplifier array region from the lower mat. Bit lines of the upper mat and complementary bit lines of the lower mat are configured to be alternately disposed at a predetermined interval in the sense amplifier array region, and the sense amplifier is configured to be formed between a bit line and a corresponding complementary bit line.

Integrated circuits for providing clock periods and operating methods thereof

An integrated circuit includes a capacitor. A switch is electrically coupled with the capacitor in a parallel fashion. A comparator includes a first input node, a second input node, and an output node. The second input node is electrically coupled with a first plate of the capacitor. The output node is electrically coupled with the switch. A transistor is electrically coupled with a second plate of the capacitor. A circuit is electrically coupled with a gate of the transistor. The circuit is configured to provide a bias voltage to the gate of the transistor so as to control a current that is supplied to charge the capacitor.

Level shifter for use with memory arrays

In a first aspect, a level shifter circuit for use in a memory array is provided that includes (1) a first voltage domain powered by a first voltage; (2) a second voltage domain powered by a second voltage; (3) level shifter circuitry that converts an input signal from the first voltage domain to the second voltage domain; and (4) isolation circuitry that selectively isolates the first voltage domain from the second voltage domain so as to selectively prevent current flow between the first voltage domain and the second voltage domain. Numerous other aspects are provided.

Apparatus and methods for optically-coupled memory systems

Optically-coupled memory systems are disclosed. In one embodiment, a system memory includes a carrier substrate, and a controller attached to the carrier substrate and operable to transmit and receive optical signals, and first and second memory modules. The module substrate of the first memory module has an aperture formed therein, the aperture being operable to provide an optical path for optical signals between the controller and an optical transmitter/receiver unit of the second memory module.

Destruction of data stored in phase change memory

A mechanism and means by which the data information pattern stored in Phase Change Memory PCM ( 21 ) can be quickly destroyed and made unreadable upon the receipt of a destruction stimuli( 11 ) by the application of a targeted thermal heat source generated by an internal integrated thermal heater ( 26 ), a heat source mounted under the PCM ( 28 ), on top of the PCM ( 29 ), within the PCB ( 30 ), or an externally generated heat source ( 27 ). Such an operation is non-destructive and while the stored data is rendered unreadable, the physical PCM device is unharmed and can be used again.

Method for driving semiconductor memory device

A method for driving a semiconductor memory device including a transistor with low leakage current between a source and a drain in an off state and capable of storing data for a long time is provided. In a matrix including a plurality of memory cells in each of which a drain of a write transistor, a gate of an element transistor, and one electrode of a capacitor are connected, a gate of the write transistor is connected to a write word line, and the other electrode of the capacitor is connected to a read word line. The amount of charge stored in the capacitor is checked by changing the potential of the read word line, and if the amount of charge has decreased beyond a predetermined amount, the memory cell is refreshed.

Sampling phase correcting host controller, semiconductor device and method

One embodiment provides a host controller which performs a phase shift correction of a sampling clock when sampling a signal received, includes a phase shift judging section which judges whether or not it is necessary to shift a phase of the sampling clock, and up/down counts a counter in accordance with a shift direction when judging that it is necessary to shift the phase, a limit value storage section which stores a variance range limit value of the phase shift, and a shift limit judging section which judges whether or not a value of the counter exceeds the limit value of the phase shift, notifies a host device of an error when judging that the counter value exceeds the limit value, and shifts the phase of the sampling clock in accordance with the counter value of the counter when judging that the counter value does not exceed the limit value.

Memory Device Having Multiple Power Modes

A memory device having a memory core is described. The memory device includes a clock receiver circuit, a first interface to receive a read command, a data interface, and a second interface to receive power mode information. The data interface is separate from the first interface. The second interface is separate from the first interface and the data interface. The memory device has a plurality of power modes, including a first mode in which the clock receiver circuit, first interface, and data interface are turned off; a second mode in which the clock receiver is turned on and the first interface and data interface are turned off; and a third mode in which the clock receiver and first interface are turned on. In the third mode, the data interface is turned on when the first interface receives the command, to output data in response to the command.

Method for improving writability of sram memory

A method for improving writability of an SRAM cell is disclosed. In one aspect, the method includes applying a first voltage higher than the global ground voltage and a third voltage higher than the global supply voltage to the ground supply nodes of the invertors of the SRAM cell, pre-charging one of the complementary bitlines to the global ground voltage, and applying a second voltage higher than the global supply voltage to the access transistors during a write operation to the SRAM cell.

Pre-charge sensing scheme for non-volatile memory (nvm)

The pipe effect can significantly degrade flash performance. A method to significantly reduce pipe current and (or neighbor current using a pre-charge sequence) is disclosed. A dedicated read order keeps the sensing node facing the section of the pipe which was pre-charged. The technique involves pre-charging several global bitlines (such as metal bitlines, or MBLs) and local bitlines (such as diffusion bitlines, or DBLs). The pre-charged global bitlines are selected according to a pre-defined table per each address. The selection of the global bitlines is done according to whether these global bitlines will interfere with the pipe during the next read cycle.

Memory and method for sensing data in a memory using complementary sensing scheme

In a memory ( 100 ), a local data line pair ( 116, 118 ) is precharged to a first logic state and a global data line pair ( 101, 104 ) is precharged to a second logic state. A selected memory cell is coupled to the local data line pair ( 116, 118 ) to develop a differential local data line voltage. The differential local data line voltage is subsequently amplified to form an amplified differential local data line voltage. A selected one of the global data line pair ( 101, 104 ) is driven to the first logic state in response to the amplified differential local data line voltage to form a differential global data line voltage.

Digital frequency locked delay line

A device includes a signal generator having a delay locked circuit for providing a number of output signals based on an input signal. The output signals have a fixed signal relationship with each other and with the input signal. The signal generator also includes a selector for selecting an enable signal from a range of signals formed by the output signals. The device further includes a transceiver circuit in which the transceiver circuit uses the enable signal for data processing.

Apparatus and method for read preamble disable

A memory device is provided. The memory device includes a preamble disable memory and a memory controller. The preamble disable memory is arranged to store preamble disable data. The preamble disable data includes an indication as to whether a read preamble should be enabled or disabled. In response to a read command, if the preamble disable data includes an indication that the read preamble should be enabled, the memory controller provides the read preamble. Alternatively, in response to the read command, if the preamble disable data includes an indication that the read preamble should be disabled, the memory controller disables the read preamble.

System and method of page buffer operation for memory devices

Systems and methods are provided for using page buffers of memory devices connected to a memory controller through a common bus. A page buffer of a memory device is used as a temporary cache for data which is written to the memory cells of the memory device. This can allow the memory controller to use memory devices as temporary caches so that the memory controller can free up space in its own memory.

Apparatus and method for programmable read preamble

A memory device is provided. The memory device includes a preamble memory and a memory controller. The preamble memory is arranged to store a read preamble such that the read preamble includes a training pattern that is suitable for aligning a capture point for read data. Further, the training pattern is programmable such that the training pattern can be altered at least once subsequent to manufacture of the preamble memory. In response to a read command, the memory controller provides the read preamble stored in the preamble memory, as well as the read data.

Different types of memory integrated in one chip by using a novel protocol

A semiconductor chip contains four different memory types, EEPROM, NAND Flash, NOR Flash and SRAM, and a plurality of major serial/parallel interfaces such as I 2 C, SPI, SDI and SQI in one memory chip. The memory chip features write-while-write and read-while-write operations as well as read-while-transfer and write-while-transfer operations. The memory chip provides for eight pins of which two are for power and up to four pins have no connection for specific interfaces and uses a novel unified nonvolatile memory design that allow the integration together of the aforementioned memory types integrated together into the same semiconductor memory chip.

Delay locked loop circuit of semiconductor memory apparatus

Various embodiments of a delay locked loop circuit of a semiconductor memory apparatus are disclosed. In one exemplary embodiment, the delay locked loop circuit may include an input correction unit configured to correct a duty ratio of an input clock based on a duty control signal and generate a reference clock; a delay line configured to delay the reference clock by a delay time and generate a delay locked clock; an output correction unit configured to correct a duty ratio of the delay locked clock based on the duty control signal and generate a corrected clock; and a control signal generation unit configured to generate the duty control signal when a correction activation signal is enabled.

Charge pump system for low-supply voltage

The present invention discloses a charge pump system for low-supply voltage including: a clock generator to generate a plurality of clock signals; a clock pump circuit coupled to said clock generator to generate high voltage; a level shifter coupled to said clock generator and said clock pump circuit to generate a plurality of HV (high voltage)-clock signals; a main pump circuit coupled to said clock generator and said level shifter to generate output voltage.

Memory erase methods and devices

Memory devices and erase methods for memories are disclosed, such as those adapted to discharge an erase voltage from a memory block while protecting low voltage string select gate transistors by maintaining the string select gate transistors in a turned on state during discharge.

Memory devices and memory systems including discharge lines and methods of forming

A non-volatile memory device can include a word line that is operatively coupled to a non-volatile memory cell. A local bit line can be operatively coupled to the non-volatile memory cell. A discharge line that is associated with the local bit line can be configured to discharge the local bit line and a discharge diode can be electrically coupled between the local bit line and the discharge line.

Electrostatic discharge protection circuit

An electrostatic discharge protection circuit includes a diode chain coupled between a power supply voltage end and a control node, a control voltage generator configured to generate a control voltage in response to a first current flowing through the diode chain, and a discharger configured to discharge a second current from the power supply voltage end to a ground voltage end in response to the control voltage, wherein the diode chain includes a plurality of P-well regions formed in an N-well region, diodes formed in the respective P-well regions, and a resistor coupled between the diodes.

Data output buffer and memory device

A data output buffer includes a driving unit and a control unit. The driving unit selectively performs a termination operation that provides a termination impedance to a transmission line coupled to an external pin, and a driving operation that provides a drive impedance to the transmission line while outputting read data. The control unit adjusts a value of the termination impedance and a value of the drive impedance based on an output voltage at the external pin during a termination mode, and controls the driving unit to selectively perform one of the termination operation and the driving operation during a driving mode.

Implementing physically unclonable function (puf) utilizing edram memory cell capacitance variation

A method and embedded dynamic random access memory (EDRAM) circuit for implementing a physically unclonable function (PUF), and a design structure on which the subject circuit resides are provided. An embedded dynamic random access memory (EDRAM) circuit includes a first EDRAM memory cell including a memory cell true storage capacitor and a second EDRAM memory cell including a memory cell complement storage capacitor. The memory cell true storage capacitor and the memory cell complement storage capacitor include, for example, trench capacitors or metal insulator metal capacitors (MIM caps). A random variation of memory cell capacitance is used to implement the physically unclonable function. Each memory cell is connected to differential inputs to a sense amplifier. The first and second EDRAM memory cells are written to zero and then the first and second EDRAM memory cells are differentially sensed and the difference is amplified to consistently read the same random data.

System and Method for Simulating an Aspect of a Memory Circuit

A memory subsystem is provided including an interface circuit adapted for coupling with a plurality of memory circuits and a system. The interface circuit is operable to interface the memory circuits and the system for emulating at least one memory circuit with at least one aspect that is different from at least one aspect of at least one of the plurality of memory circuits. Such aspect includes a signal, a capacity, a timing, and/or a logical interface.

Data paths using a first signal to capture data and a second signal to output data and methods for providing data

Data paths, memories, and methods for providing data from memory are disclosed. An example read data path includes a delay path, and a clocked data register. The data path has a data propagation delay and is configured to receive data and propagate the data therethrough. The delay path is configured to receive a clock signal and provide a delayed clock signal having a delay relative to the clock signal that models the data propagation delay. The clocked data register is configured to clock in data responsive at least in part to the delayed clock signal. The clocked data register is further configured to clock out data responsive at least in part to the clock signal.

Phase change memory device

A phase change memory device includes a signal generator configured to generate first and second sensing and amplifying enable signals which are sequentially activated during an activation period of a word line selection signal and each of which has a certain activation period length, a resistance sensor configured to sense a resistance value by applying a certain operation current to a phase change memory cell corresponding to the word line selection signal during an activation period of the first sensing and amplifying enable signal and a voltage level amplifier configured to logically determine a voltage level of the resistance sensing signal based on a voltage level of a logic reference signal during an activation period of the second sensing.

Semiconductor storage device

According to one embodiment, a dummy cell simulates an operation of a memory cell. A main dummy bit line transmits a signal read out from the dummy cell. An inverter makes a sense amplifier circuit to operate based on a potential of the main dummy bit line. n (n is a positive integer) number of auxiliary dummy bit lines are provided. A switching element connects at least one of the n number of auxiliary dummy bit lines to the main dummy bit line.

Charge pump control scheme using frequency modulation for memory word line

A memory includes a word line having a word line voltage, a charge pump coupled to the word line, and a dynamic feedback control circuit coupled to the charge pump. The dynamic feedback control circuit is capable of changing a clock frequency of a clock signal supplied the charge pump from a first non-zero value to a second non-zero value depending on the difference between the word line voltage and a target threshold voltage.

Write circuitry for hierarchical memory architectures

A memory architecture includes a plurality of local input and output circuitries, with each local input and output circuitry associated with at least one memory bank. The memory architecture also includes a global input and output circuitry, which includes a plurality of global sub-write circuitries, is coupled to the plurality of local input and output circuitries One global sub-write circuitry is enabled and provides a write-data to a selected local input and output circuitry.

Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines

A memory array with staggered local data/bit lines extending generally in a first direction formed in an upper surface of a substrate and memory cell access transistors extending generally upward and aligned generally atop a corresponding local data/bit line. Selected columns of the memory cell access transistors are sacrificed to define local data/bit access transistors which are interconnected with overlying low resistance global data/bit lines. The global data/bit lines provide selectable low resistance paths between memory cells and sense amplifiers. The sacrificed memory cell access transistors and staggered local data/bit lines provide increased footprints for sense amplifiers to facilitate increased circuit integration.

Semiconductor memory device

A memory cell is provided at an intersection of a word line and a bit line, and a dummy cell is provided at an intersection of a dummy word line and a dummy bit line. A delay circuit delays a signal read into the dummy bit line to generate a sense amplifier activating signal. A sense amplifier circuit starts an operation based on a change in the sense amplifier activating signal, and detects/amplifies a signal read out from the memory cell into the bit line. The delay circuit is configured having a first logical gate circuit and a second logical gate circuit alternately cascade-connected. A second delay time is longer than a first delay time, the second delay time being a time required for an output signal of the second logical gate circuit to switch from a first logical state to a second logical state, and a first delay time being a time required for an output signal of the first logical gate circuit to switch from a first logical state to a second logical state.

Semiconductor memory device

A row decoder is disposed on a side of a memory cell array in a column direction and supplies one of word lines with a first drive signal for selecting one of memory cells. A dummy word line is formed extending in the column direction. A dummy bit line is formed extending in a row direction. At least one of the dummy word line and the dummy bit line is disposed outside of the memory cell array. The row decoder outputs a second drive signal toward a sense amplifier circuit via the dummy bit line and the dummy word line.

Embedded DRAM having Low Power Self-Correction Capability

Apparatuses and methods for low power combined self-refresh and self-correction of a Dynamic Random Access Memory (DRAM) array. During a self-refresh cycle, a first portion of a first row of the DRAM array is accessed and analyzed for one or more errors, wherein a bit width of the first portion is less than a bit width of the first row. If one or more errors are detected, the one or more errors are corrected to form a corrected first portion. The corrected first portion is selectively written back to the first row. If no errors are detected in the first portion, a write back of the first portion to the first row is prevented.

Method and apparatus for phase selection acceleration

A method and apparatus for generating a clock that can be switched in phase within a reduced interval of dead time are disclosed.

Sense amplifier structure for a semiconductor integrated circuit device

A semiconductor integrated circuit device includes a first signal line and a second signal line, and a sense amplifier that includes a plurality of PMOS transistors and a plurality of NMOS transistors. The sense amplifier is configured to sense amplify a potential difference between the first signal line and the second signal line. The junction regions of the NMOS and PMOS transistors having the same conductivity type, and to which the same signal is applied, are formed in one integrated active region.

Semiconductor integrated circuit

A semiconductor memory apparatus includes a buffer control unit configured to deactivate a buffer control signal in response to an auto-refresh start pulse, and activate the buffer control signal in response to an auto-refresh end pulse, a command buffer configured to buffer an external command and output an internal command when the buffer control signal is activated, an address buffer configured to buffer an external address and output an internal address when the buffer control signal is activated, and a clock buffer configured to buffer an external clock and output an internal clock when the buffer control signal is activated.

Complementary read-only memory (rom) cell and method for manufacturing the same

A complementary read-only memory (ROM) cell includes a transistor; and a bit line and a complementary bit line adjacent to the transistor; wherein a drain terminal of the transistor is connected to one of the bit line and the complementary bit line based on data programmed in the ROM cell.

Method for writing data in semiconductor storage device and semiconductor storage device

A method for writing data in a semiconductor storage device and a semiconductor storage device are provided, that can reduce variations in readout current from a sub storage region which serves as a reference cell for the memory cells of the semiconductor storage device, thereby preventing an improper determination from being made when determining the readout current from a memory cell. In the method, data is written on a memory cell in two data write steps by applying voltages to the first and second impurity regions of the memory cell, the voltages being different in magnitude from each other.

Auto-precharge signal generator

An auto-precharge signal generation circuit comprises a signal generator, a set signal generator, and an auto-precharge signal generator. The signal generator is configured to generating a control signal and a precharge control signal in response to receiving a first column address strobe signal and an auto-precharge flag signal. The set signal generator is configured to generating a set signal in response to receiving the control signal and the precharge control signal. The auto-precharge signal generator is configured to generate an auto-precharge signal in response to receiving the set signal and a period set signal.

Memory circuit and a tracking circuit thereof

Memory circuit and a tracking circuit thereof. The tracking circuit includes a dummy bit line (DBL). The tracking circuit further includes a first circuit to discharge the dummy bit line in response to a first signal and a wordline activation signal. The wordline activation signal causes activation of a memory cell. The tracking circuit also includes a second circuit which is responsive to discharge of the dummy bit line to enable access to the memory cell.

Memory device with robust write assist

A memory circuit includes a memory cell configured to be re-writable. A write enable circuit is configured to enable writing a signal via a pair of bit lines to the memory cell depending on a write signal. A charge supply circuit is configured to supply a charge to at least one of the pair of bit lines. A charge supply controller is configured to control the charge supply circuit to disable the supply of charge and couple the write enable circuit to at least one of the pair of bit lines after a first determined period following the reception of the write signal.

Differential data sensing

A first sensing circuit has input terminals coupled to a true differential signal line and a complementary differential signal line. A second sensing circuit also has input terminals coupled to said true signal and said complementary signal. Each sensing circuit has a true signal sensing path and a complementary signal sensing path. The first sensing circuit has an imbalance that is biased towards the complementary signal sensing path, while the second sensing circuit has an imbalance that is biased towards the true signal sensing path. Outputs from the first and second sensing circuits are processed by a logic circuit producing an output signal that is indicative of whether there a sufficient differential signal for sensing has been developed between the true differential signal line and the complementary differential signal line.

Memory system with sectional data lines

The system includes multiple sets of local data lines in one or more routing metal layers below the three-dimensional memory array and multiple sets of global data lines in one or more top metal layers above the three-dimensional memory array. Each set of one or more blocks include one set of the local data lines. Each bay includes one set of global data lines that connect to the group of sense amplifiers associated with the blocks of the respective bay. Each block includes a subset of first selection circuits for selectively coupling a subset of array lines of the first type to respective local data lines. Each block includes a subset of second selection circuits for selectively coupling a subset of the respective local data lines to global data lines associated with a respective bay.

Nonvolatile memory device and nonvolatile memory system employing same

A nonvolatile memory device comprises a memory cell array, a row selection circuit and a voltage generator. The memory cell array comprises a first dummy memory cell, a second dummy memory cell, and a NAND string comprising a plurality of memory cells coupled in series between a string selection transistor and a ground selection transistor through the first dummy memory cell and the second dummy memory cell. During a read-out operation mode, a dummy read-out voltage is applied to a first dummy wordline coupled to the first dummy memory cell, and to a second dummy wordline coupled to the second dummy memory cell. The dummy read-out voltage has a lower magnitude than a read-out voltage applied to an unselected memory cell during the read-out operation mode.

Memory controller for strobe-based memory systems

A memory controller for strobe-based memory systems is disclosed. The memory controller comprises a circuit to generate a control signal having a predetermined timing relationship with respect to a first clock signal, a circuit to receive the control signal, and a receiver to sample the read data in response to the qualified read strobe signal. The receiving circuit comprises an input to receive an external read strobe signal transmitted by a semiconductor memory device, circuitry to synchronize the control signal and the received read strobe signal to have a common timing relationship with respect to each other, and circuitry to gate the read strobe signal based on the synchronized control signal.

Internal voltage generation circuit and semiconductor integrated circuit

A semiconductor integrated circuit includes first and second bank groups, a first internal voltage control unit configured to generate a first enable pulse which is enabled when a first read operation or a first write operation is performed for banks included in the first bank group, and a first internal voltage generation unit configured to generate and supply a first internal voltage to the first bank group in response to the first enable pulse, wherein an enable period of the first enable pulse is set to be longer in the first write operation than in the first read operation.

Semiconductor memory device, test circuit, and test operation method thereof

A semiconductor memory device includes a plurality of banks, each including a plurality of first memory cells and a plurality of second memory cells; a first input/output unit configured to transfer first data between the first memory cells and a plurality of first data pads; a second input/output unit configured to transfer second data between the second memory cells and a plurality of second data pads; a path selection unit configured to transfer the first data, which are input through the first data pads, to both the first and second memory cells during a test mode; and a test mode control unit configured to compare the first data of the first and second memory cells, and to control at least one of the first data pads to denote a fail status based on a comparison result, during the test mode.

Refresh control circuit, memory apparatus and refresh control method using the same

A memory apparatus is configured to generate refresh addresses with different values in response to one refresh command and an address, and perform a plurality of refresh operations with time differences in response to the refresh addresses. Herein, the refresh operations are performed within a refresh row cycle time.

Semiconductor apparatus, method for assigning chip ids therein, and method for setting chip ids thereof

A semiconductor apparatus having first and second chips includes a first operation unit disposed in the first chip, and is configured to perform a predetermined arithmetic operation for an initial code according to a first repair signal and generate a first operation code; and a second operation unit disposed in the second chip, and configured to perform the predetermined arithmetic operation for the first operation code according to a second repair signal and generate a second operation code.

Memory module cutting off dm pad leakage current

A memory module includes: an ODT circuit on a memory device and including pull-up and pull-down resistors connected between pull-up and pull-down transistors. A data masking (DM) pad is provided in a tap region of the module board. A current leakage monitoring unit is also provided and receives a ground state signal from the DM pad and a bit configuration signal from the memory device and disables the pull-up transistors to cut off a current path between the pull-up resistors of the ODT circuit and the DM pad during a ODT enable mode.

Timing adjustment circuit for a memory interface and method of adjusting timing for memory interface

According to one embodiment, a timing adjustment circuit for a memory interface is presented. The circuit is provided with a gate circuit, an original gate signal generation circuit, a high impedance prevention unit, an impedance control unit and a gate leveling circuit. The gate circuit performs gating of a data strobe signal outputted from a memory. The original gate signal generation circuit generates an original gate signal based on information of a read latency and a burst length. The high impedance prevention unit to prevent the data strobe signal from being in a high impedance state. The impedance control unit controls execution and release of operation of the high impedance prevention unit. The gate leveling circuit outputs a timing adjusted gate signal to the gate circuit based on the original gate signal and the data strobe signal.

Integrated circuit with staggered signal output

A memory controller having a time-staggered request signal output. A first timing signal is generated while a second timing signal is generated having a first phase difference relative to the first timing signal. An address value is transmitted in response to the first timing signal and a control value is transmitted in response to the second timing signal, the address value and control value constituting portions of a first memory access request.

Method for Selectable Guaranteed Write-Through With Early Read Suppression

A static random access memory with write-through capability includes a memory cell configured to store a bit of data. A write enable signal is configured to enable writing a write value from a write line input into the static random access memory cell and to enable reading a read value from the memory cell onto a DOT line. A local evaluation circuit is configured to place the write value from the write line onto the DOT line during a single clock cycle in which the value is being written into the memory cell. An early read suppression circuit is configured to electrically isolate the DOT line from a data out line thereby preventing a leakage current loss from the local evaluation circuit and is also configured to make the value placed on the DOT line to be read from the data out line during the single clock cycle.

Circuits and methods for providing refresh addresses and alternate refresh addresses to be refreshed

Circuits and refresh address circuits for providing a refresh address, and methods for refreshing memory cells. An example method includes refreshing a first plurality of memory cells and interrupting the refreshing of the first plurality of memory cells. A second plurality of memory cells is refreshed, at least one of the second plurality of memory cells the same as one of the first plurality of memory cells. Refreshing of the first plurality of memory cells is resumed following the refreshing of the second plurality of memory cells. An example refresh address circuit includes a refresh address counter configured to provide addresses to be refreshed and a refresh address interrupt circuit configured to interrupt the provision of addresses. An alternate refresh address circuit is configured to provide an alternate address and the refresh address counter resumes providing the addresses responsive to completing the refreshing of the alternate address.

Circuit

An embodiment of a circuit comprises an output buffer, a data interface which is at least in a position to transmit data, the data interface being coupled to an output of the output buffer, a command/address interface coupled to an input of the output buffer, a memory core coupled to the input of the output buffer, and a controller circuit configured to cause data stored within the output buffer to be output to the data interface, further configured to cause data stored within the memory core to be output to the input of the output buffer, so that the data is stored within the output buffer, and further configured to cause provision of data received at the command/address interface to the input of the output buffer, so that the data is stored within the output buffer.

System and Method for Facilitating Data Transfer Between a First Clock Domain and a Second Clock Domain

System and method for facilitating data transfer between logic systems and a memory according to various conditions. Embodiments include systems and methods for facilitating and improving throughput of data transfers using a shared non-deterministic bus, a system and method for managing a memory as a circular buffer, and a system and method for facilitating data transfer between a first clock domain and a second clock domain. Embodiments may be implemented individually or in combination.

Data storage medium having security function and output apparatus therefor

Provided are a storage medium, which has a security function, for storing media content and an output apparatus for outputting data stored in the storage medium. The storage medium includes a controller for converting at least one of a position of pins of a connector and a storage position of media content in a memory unit in order to control transmission of the media content in the memory unit to the output apparatus.

Semiconductor memory device for minimizing mismatch of sense amplifier

A semiconductor memory device is provided. The semiconductor memory device includes a cross-coupled latch type sense amplifier and a buffer that prevents mismatch. The buffer is formed between PMOS transistors and NMOS transistors of the sense amplifier so that mismatch for transistors operating in pair can be minimized.

Integrated circuit

An integrated circuit includes a plurality of data lines on which data aligned by a plurality of pulse signals are loaded, a plurality of transfer lines, a data transfer unit configured to transfer the data of the plurality of data lines to the plurality of transfer lines in response to a correlation signal, a data output unit configured to output the data of the transfer line corresponding to a transmission signal activated among a plurality of transmission signals, a correlation signal generation unit configured to generate the correlation signal using a latency value and a logic value of one of the plurality of transmission signals when a command is inputted to the correlation signal generation unit, and a pulse signal generation unit configured to sequentially activate the plurality of pulse signals when the command is inputted.

Utilizing two algorithms to determine a delay value for training ddr3 memory

A method for training an electronic memory may include receiving a first delay value and a second delay value. The first delay value and the second delay value may be associated with a first data strobe indicating when to sample data on a first memory lane of the electronic memory. The method may also include determining a difference between the first delay value and the second delay value. The method may further include receiving a third delay value associated with a second data strobe indicating when to sample data on a second memory lane of the electronic memory. The method may also include determining a fourth delay value for the second memory lane of the electronic memory utilizing the third delay value and the determined difference between the first delay value and the second delay value.

Semiconductor device and method for fetching data

In order to reduce occurrence of a fetching error of a digital signal, caused by a power-source noise, there is provided a semiconductor device provided with a switching circuit for executing a switching operation according to a pulse control signal and a digital signal hold circuit for fetching a digital signal. The digital signal hold circuit includes a mask signal generation circuit for generating a mask signal from the pulse control signal, the mask signal being for use in keeping the digital signal from being fetched during a time period of power-source noise occurrence caused by the switching operation, and the digital signal is not fetched during the time period of power-source noise occurrence while the digital signal is fetched during a time period of power-source noise nonoccurrence.

Memory storage apparatus, memory controller, and audio playing method

A memory storage apparatus and a memory controller and an audio playing method thereof are provided. The memory storage apparatus includes a connector, a rewritable non-volatile memory module, the memory controller, and an audio playing unit. The audio playing unit is coupled to the memory controller via at least one signal control pin and has a speaker and an audio control circuit. The memory controller transmits status information to the audio playing unit via the signal control pin. Besides, the audio control circuit decodes an audio file according the status information and controls the speaker to play the decoded audio file. Thereby, a user can be effectively alerted about the current status of the memory storage apparatus.

Semiconductor memory device and methods thereof

According to example embodiments, a semiconductor memory device includes a memory cell array, a multi-purpose register, a data output circuit, and a mode register. The memory cell array is configured to store data. The multi-purpose register is configured to store a data pattern. The data output circuit is configured to output the stored data during a first output mode and output the stored data pattern during a second output mode. The mode register is configured to set the first or second output mode according to a logic level of a portion of a content of the mode register.

Maintenance of amplified signals using high-voltage-threshold transistors

Systems, apparatus, memory devices, sense amplifiers and methods are provided, such as a system that includes an input node, a first transistor having a gate that couples to the input node, and a second transistor having another gate that couples to the input node. In one or more embodiments, the second transistor has a greater activation voltage threshold than does the first transistor and the first transistor amplifies a signal that is present on the input node. In one such embodiment, after the first transistor amplifies the signal, the second transistor maintains the amplified signal on the input node while the first transistor is deactivated.

Method for compensating a timing signal, an integrated circuit and electronic device

A method for compensating a timing signal with which an outputting of data states of at least one data signal is synchronised. The method comprises receiving a current set of data states and a next set of data states, identifying state transitions between the current set of data states and the next set of data states, determining an amount of compensation to apply to the timing signal based at least partly on the state transitions identified between the current set of data states and the next set of data states, and applying the determined amount of compensation to the timing signal such that the compensation applies to the outputting of the next set of data states.

Synchronous data processing system and method

A synchronous data processing system includes a memory module to store data and a memory controller coupled to the memory module. The memory controller includes a clock inverter to receive an input clock signal and to transmit an inverted clock signal to the memory module. The inverted clock signal incurs a first propagation delay prior to reaching the memory module as a memory clock signal. A write data buffer is coupled to the memory module. The write data buffer transmits data to the memory module in response to the input clock signal. An asynchronous first-in-first-out (ASYNC FIFO) buffer is coupled to the memory module. The ASYNC FIFO buffer reads data from the memory module in response to a feedback signal generated by feeding back the memory clock signal to the ASYNC FIFO buffer.

Signal receiving circuit, memory controller, processor, computer, and phase control method

A signal receiving circuit includes a phase detection unit and a delay control unit. The phase detection unit detects a phase difference between a received signal and a clock signal. The delay control unit receives the phase difference, delays a phase of the received signal in a range not exceeding a delay amount determined by using a predetermined phase difference as a unit, and changes, when the phase difference exceeds the predetermined phase difference, a delay amount of the received signal by using the predetermined phase difference as a unit.

Neighborhood operations for parallel processing

A memory device includes a plurality of storage units in which to store data of a bank, wherein the data has a logical order prior to storage and a physical order different than the logical order within the plurality of storage units and a within-device reordering unit to reorder the data of a bank into the logical order prior to performing on-chip processing. In another embodiment, the memory device includes an external device interface connectable to an external device communicating with the memory device, an internal processing element to process data stored on the device and multiple banks of storage. Each bank includes a plurality of storage units and each storage unit has two ports, an external port connectable to the external device interface and an internal port connected to the internal processing element.

Semiconductor memory device and controlling method thereof

According to one embodiment, a semiconductor memory device includes a memory cell array in which memory cells each including at least a rectification element and a variable resistance element, which are connected in series, a peripheral circuit, a sense amplifier configured to sense the memory cells via the peripheral circuit, and a control circuit configured to control operations of the memory cell array and the sense amplifier. The control circuit is configured to boost a potential of a selected bit line, which is one of a first even bit line and a first odd bit line of a first side, by charge sharing of a second even bit line and a second odd bit line which are nonselected bit lines and physically neighbor the first even bit line or the first odd bit line of the first side, which is connected to a selected one of the memory cells.

Semiconductor memory and semiconductor memory control method

According to one embodiment, the semiconductor memory includes a memory cell array which includes memory cells to store data, a buffer circuit which includes latches, each of the latches including transistors as control elements and a flip-flop, and a control circuit which turns off the transistors to deactivate one or more of the latches.

Mobile terminal, memory card socket and method of writing protection for memory card in the mobile terminal

The present invention provides a mobile terminal, a memory card socket and a method of writing protection for a memory card in the mobile terminal. The mobile terminal comprising a memory card socket accommodating a pluggable memory card, the memory card socket externally provided with a metal shielding structure; the mobile terminal further comprising: a touch capacitance sensor connected to the metal shielding structure of the memory card socket and configured to sense a capacitance via the metal shielding structure; and a write control unit configured to determine whether the metal shielding structure is touched by a finger based on the capacitance sensed by the touch capacitance sensor, and prohibit data being written into the memory card when it is determined that the metal shielding structure is touched by a finger. The present invention ensures that the data can be safely written into the memory card.

Clock signal generators having a reduced power feedback clock path and methods for generating clocks

Memories, clock generators and methods for providing an output clock signal are disclosed. One such method includes delaying a buffered clock signal by a adjustable delay to provide an output clock signal, providing a feedback clock signal from the output clock signal, and adjusting a duty cycle of the buffered clock signal based at least in part on the feedback clock signal. An example clock generator includes a forward clock path configured to provide a delayed output clock signal from a clock driver circuit, and further includes a feedback clock path configured to provide a feedback clock signal based at least in part on the delayed output clock signal, for example, frequency dividing the delayed output clock signal. The feedback clock path further configured to control adjustment a duty cycle of the buffered input clock signal based at least in part on the feedback clock signal.

Voltage generator and method of generating voltage

A voltage generator includes a clock generator configured to generate a first clock signal and a second clock signal having a longer cycle than the first clock signal, a pumping unit configured to generate a pumping voltage in response to the first or second clock signal, a first detection circuit configured to detect the pumping voltage and generate a first control signal for controlling the operation of the pumping unit based on the result of the detection, and a second detection circuit configured to generate a second control signal for outputting the first or second clock signal generated from the clock generator depending on whether the first control signal maintains an enable state for a specific time.

Data input device for semiconductor memory device

A data input device for use in a memory device to avoid false data being written due to a postamble ringing phenomenon in a write operation is provided. The data input device comprises a buffer, a combinational logic circuit and a flip-flop unit. The buffer receives the data and outputs internal data to the flip-flop unit. The combinational logic circuit receives an external data strobe signal to generate a first data strobe signal and a second data strobe signal. The flip-flop unit stores the data in synchronization with the first data strobe signal and outputs the stored data in synchronization with the second data strobe signal. A last rising edge of the second data strobe signal is generated prior to onset of the postamble ringing on the external data strobe signal, so that a data transferred path in the flip-flop unit is closed prior to onset of the postamble ringing.

Delay circuit and latency control circuit of memory, and signal delay method thereof

A delay circuit includes a delay unit configured to generate a delayed transfer signal by delaying a transfer signal corresponding to a first signal or a second signal, a distinguishment signal generation unit configured to generate a distinguishment signal which represents to what signal the transfer signal correspond between the first signal and the second signal and a delayed signal generation unit configured to output the delayed transfer signal as a first delayed signal or a second delayed signal in response to the distinguishment signal.

Gain cell semiconductor memory device and driving method thereof

A memory cell including two transistors and one capacitor, which is known as a gain cell, is improved. One electrode of the capacitor is connected to a bit line, and the other electrode thereof is connected to a drain of a write transistor. A source of the write transistor is connected to a source line. As a result, for example, in the case where a stacked capacitor is used, the one electrode of the capacitor can be part of the bit line. Only one specific write transistor is turned on when a potential of the source line and a potential of the write bit line are set; thus, only one memory cell can be rewritten.