Настройки

Укажите год
-

Небесная энциклопедия

Космические корабли и станции, автоматические КА и методы их проектирования, бортовые комплексы управления, системы и средства жизнеобеспечения, особенности технологии производства ракетно-космических систем

Подробнее
-

Мониторинг СМИ

Мониторинг СМИ и социальных сетей. Сканирование интернета, новостных сайтов, специализированных контентных площадок на базе мессенджеров. Гибкие настройки фильтров и первоначальных источников.

Подробнее

Форма поиска

Поддерживает ввод нескольких поисковых фраз (по одной на строку). При поиске обеспечивает поддержку морфологии русского и английского языка
Ведите корректный номера.
Ведите корректный номера.
Ведите корректный номера.
Ведите корректный номера.
Укажите год
Укажите год
Применить Всего найдено 39167. Отображено 100.
05-01-2012 дата публикации

Nonvolatile memory apparatus

Номер: US20120002480A1
Автор: In Suk YUN
Принадлежит: Hynix Semiconductor Inc

A nonvolatile memory device includes: a data transmission line configured to transmit internal configuration data; a data path control unit configured to control a data transmission path direction of the data transmission line according to control of a test signal; and a configuration data latch unit configured to latch a signal transmitted through the data transmission line or drive a latched signal to the data transmission line, according to control of the test signal.

Подробнее
Номер записи: 1
10-12-2004 дата публикации

ОТКАЗОУСТОЙЧИВОЕ УСТРОЙСТВО ХРАНЕНИЯ ИНФОРМАЦИИ

Номер: RU0000042682U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Коршунов В.Н., Павлов А.А., Павлов П.А., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Отказоустойчивое устройство хранения информации, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, схему проверки на четность, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность, к входам блока инверсии и к первым входам кодирующего устройства, выходы схемы проверки на четность подключены к второму входу кодирующего устройства, к вторым входам третьего элемента И и к пятым входам регистра, выходы блока инверсии подключены к третьим входам кодирующего устройства, выходы кодирующего устройства подключены к третьим входам третьего элемента И и к шестым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого ...

Подробнее
Номер записи: 2
10-12-2004 дата публикации

САМОКОРРЕКТИРУЮЩЕЕСЯ УСТРОЙСТВО ХРАНЕНИЯ ИНФОРМАЦИИ

Номер: RU0000042683U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Коршунов В.Н., Павлов А.А., Павлов П.А., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Самокорректирующееся устройство хранения информации, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, схему проверки на четность, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность, к входам блока инверсии и к первым входам кодирующего устройства, выход схемы проверки на четность подключен к второму входу кодирующего устройства, к второму входу третьего элемента И, к пятому входу регистра, выходы блока инверсии подключены к третьим входам кодирующего устройства, выходы кодирующего устройства подключены к третьим входам третьего элемента И и к шестым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого ...

Подробнее
Номер записи: 3
10-12-2004 дата публикации

САМОКОРРЕКТИРУЮЩЕЕСЯ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000042684U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Павлов А.А., Павлов П.А., Смирнов Д.В., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Самокорректирующееся запоминающее устройство, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам блока инверсии и к первым входам кодирующего устройства, выходы кодирующего устройства подключены к вторым входам третьего элемента И и к пятым входам регистра, выходы блока инверсии подключены к вторым входам кодирующего устройства, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора подключена к входам третьего элемента ИЛИ, вторая группа выходов дешифратора подключена к входам четвертого элемента ИЛИ, третья группа выходов ...

Подробнее
Номер записи: 4
10-12-2004 дата публикации

ОТКАЗОУСТОЙЧИВОЕ УСТРОЙСТВО

Номер: RU0000042685U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Павлов А.А., Павлов П.А., Смирнов Д.В., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Отказоустойчивое устройство, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, регистр, схему проверки на четность, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность и к первым входам кодирующего устройства, выходы кодирующего устройства подключены к вторым входам третьего элемента И и к пятым входам регистра, выходы схемы проверки на четность подключены к вторым входам кодирующего устройства, к третьим входам третьего элемента И и к шестым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора подключена к входам третьего элемента ИЛИ, вторая группа ...

Подробнее
Номер записи: 5
10-12-2004 дата публикации

САМОКОРРЕКТИРУЮЩЕЕСЯ УСТРОЙСТВО

Номер: RU0000042686U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Павлов А.А., Павлов П.А., Смирнов Д.В., Царьков А.Н.
Принадлежит: Институт инженерной физики Российской Федерации

Самокорректирующееся устройство, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам кодирующего устройства, выходы кодирующего устройства подключены к вторым входам третьего элемента И и к пятым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора подключена к входам третьего элемента ИЛИ, вторая группа выходов дешифратора подключена к входам четвертого элемента ИЛИ, третья группа выходов дешифратора подключена к входам пятого элемента ИЛИ, четвертая группа выходов дешифратора подключена к входам шестого элемента ИЛИ, ...

Подробнее
Номер записи: 6
27-02-2005 дата публикации

ОТКАЗОУСТОЙЧИВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000044201U1
Автор: Ананьев Е.М., Долговязов А.В., Еремина Н.В., Коршунов В.Н., Павлов А.А., Павлов П.А., Царьков А.Н.
Принадлежит: ИНСТИТУТ ИНЖЕНЕРНОЙ ФИЗИКИ РОССИЙСКАЯ ФЕДЕРАЦИЯ (ИИФ РФ)

Отказоустойчивое запоминающее устройство, содержащие исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, схему проверки на четность, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность, к входам блока инверсии и к первым входам кодирующего устройства, выход схемы проверки на четность подключены к второму входу кодирующего устройства, выходы блока инверсии подключены к третьим входам кодирующего устройства, выходы кодирующего устройства подключены к вторым входам третьего элемента И и к пятым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора ...

Подробнее
Номер записи: 7
10-01-2008 дата публикации

УСТРОЙСТВО ПОВЫШЕНИЯ ДОСТОВЕРНОСТИ И СКОРОСТИ ПЕРЕДАЧИ ИНФОРМАЦИИ

Номер: RU0000070066U1
Автор: Крупенин Александр Владимирович, Кузнецов Юрий Васильевич, Симанков Владимир Сергеевич
Принадлежит: Государственное образовательное учреждение высшего профессионального образования "Кубанский государственный технологический университет" (ГОУВПО "КубГТУ")

Устройство повышения достоверности и скорости передачи информации, включающее две параллельно расположенные линии, содержащие каждая последовательно расположенные выходной накопитель, ключ, накопитель, анализатор признака соответствия, дешифратор команды запрос; общий ключ, общий выходной накопитель, десять логических элементов ИЛИ, логический элемент И, устройство поразрядного сравнения элементов принятых кодовых комбинаций, управляющий ключ, причем информационный вход решающей обратной связи первого канала соединен с соответствующими входами накопителя, анализатора признака соответствия, дешифратора команды запрос первой линии, а информационный вход решающей обратной связи второго канала соединен соответственно со входами накопителя, анализатора признака соответствия, дешифратора команды запрос второй линии, выходы выходных накопителей первого и второго каналов соединены с соответствующими входами элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций и входами с первого по шестой логических элементов ИЛИ, выходы которых подключены соответственно ко входам общего ключа, выходы которого соединены со входами общего выходного накопителя, при этом выходы элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций соединены со входами десятого логического элемента ИЛИ, выход которого соединен со входом управляющего ключа, первый выход которого соединен со входом девятого логического элемента ИЛИ, а второй выход соединен со входом общего ключа, выход анализатора признака соответствия первой линии соединен со входом логического элемента И и входом седьмого логического элемента ИЛИ, выход которого соединен со входом ключа первой линии и входом управляющего ключа, а выход логического элемента И соединен со входом девятого логического элемента ИЛИ, выход анализатора признака соответствия второй линии соединен со входом логического элемента И и входом восьмого логического элемента ИЛИ, выход которого соединен со входом ключа ...

Подробнее
Номер записи: 8
20-01-2008 дата публикации

УСТРОЙСТВО ПОВЫШЕНИЯ ДОСТОВЕРНОСТИ ПЕРЕДАЧИ ИНФОРМАЦИИ

Номер: RU0000070384U1
Автор: Крупенин Александр Владимирович, Кузнецов Юрий Васильевич, Симанков Владимир Сергеевич
Принадлежит: Государственное образовательное учреждение высшего профессионального образования "Кубанский государственный технологический университет" (ГОУВПО "КубГТУ")

Устройство повышения достоверности передачи информации, включающее две параллельно расположенные линии, содержащие каждая последовательно расположенные выходной накопитель, ключ, накопитель, анализатор признака соответствия, дешифратор команды запрос, общий ключ, общий выходной накопитель, десять логических элементов "ИЛИ", устройство поразрядного сравнения элементов принятых кодовых комбинаций, логический элемент "И", причем информационный вход решающей обратной связи первого канала соединен с соответствующими входами накопителя, анализатора признака соответствия, дешифратора команды запрос первой линии, а информационный вход решающей обратной связи второго канала соединен соответственно со входами накопителя, анализатора признака соответствия, дешифратора команды запрос второй линии, выходы выходных накопителей первого и второго каналов соединены с соответствующими входами элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций и входами с первого по шестой логических элементов "ИЛИ", выходы которых подключены соответственно ко входам общего ключа, выходы которого соединены со входами общего выходного накопителя, при этом выходы элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций соединены со входами десятого логического элемента "ИЛИ", выход которого соединен со входом девятого логического элемента "ИЛИ" и входом общего ключа, выход анализатора признака соответствия первой линии соединен со входом логического элемента "И" и входом седьмого логического элемента "ИЛИ", выход которого соединен со входом ключа первой линии, при этом выход логического элемента "И" соединен со входом девятого логического элемента "ИЛИ", выход анализатора признака соответствия второй линии соединен со входом логического элемента "И" и входом восьмого логического элемента "ИЛИ", выход которого соединен со входом ключа второй линии, выходы дешифраторов команды запрос первой и второй линии соединены со входами девятого логического ...

Подробнее
Номер записи: 9
20-07-2011 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ИСПРАВЛЕНИЕМ ОШИБОК В БАЙТЕ ИНФОРМАЦИИ И ОБНАРУЖЕНИЕМ ОШИБОК В БАЙТАХ ИНФОРМАЦИИ

Номер: RU0000106771U1
Автор: Борисов Константин Юрьевич, Малофеев Юрий Георгиевич, Осипенко Павел Николаевич, Павлов Александр Алексеевич, Павлов Алексей Александрович, Павлов Павел Александрович, Хоруженко Олег Владимирович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Устройство хранения и передачи данных с исправлением ошибок в байте информации и обнаружением ошибок в байтах информации, содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, коммутатор, блок коммутаторов, корректор, блок корректоров, отличающееся тем, что оно дополнительно содержит первый блок элементов ИЛИ, второй блок элементов ИЛИ, инвертор, элемент И, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, двадцатичетырехразрядные информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов r, r, r, r, r, r, r, r путем сложения по модулю 2 информационных символов x, x, x, z, z, z, a, а, а, c, c, c, e е е, f f f, g g g, h h h, поступающих на входы входного блока кодирования, в соответствии с правилом: r=x⊕z ⊕а ⊕c ⊕e⊕f ⊕g⊕h; r=x⊕z ⊕а ⊕c⊕e⊕f ⊕g⊕h; r=х⊕z⊕а⊕с⊕е⊕f⊕g⊕h; r=x⊕ z⊕ а⊕ а⊕ с⊕ e⊕ е⊕ f⊕ f⊕ g⊕ g⊕ g; r=x⊕ x⊕ z⊕ а⊕ c⊕ с⊕ е⊕ е⊕ f⊕ g⊕ g⊕ g; r=x⊕ z⊕ z⊕ a⊕ c⊕ c⊕ e⊕ f⊕ f⊕ g⊕ g⊕ g; r=x⊕ z⊕ а⊕ а⊕ c⊕ e⊕ f⊕ g⊕ g⊕ g; r=x⊕ x⊕ z⊕ a⊕ а⊕ c⊕ е⊕ f⊕ f⊕ g⊕ g⊕ g, которые поступают на седьмые входы узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора, блока корректоров и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов r, r, r, r, r, r r r путем сложения по модулю 2 информационных символов х х х, z z z, a a a, c c c, e e e, f f f, g g g, h h h, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в ...

Подробнее
Номер записи: 10
20-08-2011 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ИСПРАВЛЕНИЕМ ОДИНОЧНЫХ ОШИБОК В БАЙТЕ ИНФОРМАЦИИ И ОБНАРУЖЕНИЕМ ПРОИЗВОЛЬНЫХ ОШИБОК В БАЙТАХ ИНФОРМАЦИИ

Номер: RU0000107606U1
Автор: Борисов Константин Юрьевич, Малофеев Юрий Георгиевич, Осипенко Павел Николаевич, Павлов Александр Алексеевич, Павлов Алексей Александрович, Павлов Павел Александрович, Хоруженко Олег Владимирович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Устройство хранения и передачи данных с исправлением одиночных ошибок в байте информации и обнаружением произвольных ошибок в байтах информации, содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, коммутатор, блок коммутаторов, корректор, блок корректоров, отличающееся тем, что оно дополнительно содержит первый блок элементов ИЛИ, второй блок элементов ИЛИ, инвертор, элемент И, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, 24-разрядные информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов r, r, r, r, r, r путем сложения по модулю 2 информационных символов xxx, zzz, aaa, ccc, eee, fff, ggg, hhh., поступающих на входы входного блока кодирования, в соответствии с правилом: r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g; r=x⊕z⊕a⊕с⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g; r=x⊕z⊕a⊕с⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g, которые поступают на седьмые входы узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора, блока корректоров и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов r, r, r, r, r, r путем сложения по модулю 2 информационных символов xxx, zzz, aaa, ccc, eee, fff, ggg, hhh, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом: r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕с⊕e⊕f⊕g⊕h; r=x⊕z⊕a⊕c⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g; r=x⊕z⊕a⊕c⊕c⊕e⊕e⊕f⊕f⊕g⊕g⊕g; r=x⊕z⊕a⊕c⊕c⊕e⊕e⊕f ...

Подробнее
Номер записи: 11
27-10-2011 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ ИНФОРМАЦИИ С ОБНАРУЖЕНИЕМ ОШИБОК

Номер: RU0000109888U1
Автор: Борисов Сергей Генадьевич, Малофеев Юрий Георгиевич, Осипенко Павел Николаевич, Павлов Александр Алексеевич, Павлов Алексей Александрович, Павлов Павел Александрович, Хоруженко Олег Владимирович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерой физики"

Устройство хранения информации с обнаружением ошибок, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок выявления ошибки, блок элементов И, элемент И, элемент ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», входной блок кодирования формирует значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов х1, х2, х3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=x1⊕х2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, выходной блок кодирования формирует значения проверочных контрольных разрядов r1, r2 путем сложения по модулю 2 информационных символов х1, х2, х3, y1, y2, y3, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1=x1⊕x2⊕y1⊕y2; r2=х2⊕х3⊕y2⊕y3, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, информационные символы поступают на пятые входы узла памяти совместно с контрольными символами, полученными из информационных символов с помощью входного блока кодирования, вход синхронизации подключен к шестому входу узла памяти и к первым входам блока элементов И и элемента И, информационные символы с информационных выходов узла памяти поступают на вторые входы блока элементов И и на входы выходного блока кодирования, выходные символы выходного блока кодирования поступают на первые входы блока выявления ошибки, на вторые входы которого поступают контрольные символы с информационных выходов узла памяти, выходы блока выявления ошибки подключены к входам элемента ИЛИ, выход элемента ИЛИ подключен к второму входу элемента И, выходы блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала « ...

Подробнее
Номер записи: 12
20-12-2013 дата публикации

ПОЛЕЗНАЯ МОДЕЛЬ УСТРОЙСТВА ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ИСПРАВЛЕНИЕМ ОШИБОК В ДВУХ БАЙТАХ ИНФОРМАЦИИ

Номер: RU0000135820U1
Автор: Борисов Константин Юрьевич, Гусев Александр Викторович, Павлов Александр Алексеевич, Хоруженко Олег Владимирович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики", Федеральное государственное научное учреждение "Институт информатизации образования" Российская академия образования

Устройство хранения и передачи данных с исправлением ошибок в двух байтах информации, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, отличающееся тем, что дополнительно содержит блок хранения векторов ошибок, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов a a a a, b b bb, c ccc, d d d d, e e e e, f f f f, g g g g, h h h h, i i i i, j j j j, k k k k, l l l l, m m m m, n n n n, o o o o, p p p р, поступающих на входы входного блока кодирования, в соответствии с правилом: выходы входного блока кодирования подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов аaаа, bbbb, cccc, dddd, eeee, ffff, gggg,hhhh, iiii, jjjj, kkkk, llll, mmmm, nnnn, oooo, pppp, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом: ⊕n⊕o⊕o⊕p⊕p⊕p, выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, к вторым входам которого подключены выходы контрольных разрядов узла памяти, выходы блока вычисления синдрома ошибки подключены к входам ...

Подробнее
Номер записи: 13
10-11-2014 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК В БАЙТАХ ИНФОРМАЦИИ

Номер: RU0000147518U1
Автор: Вальваков Александр Михайлович, Гуляев Анатолий Васильевич, Гусев Александр Викторович, Гусев Константин Викторович, Ласяк Максим Игоревич, Мурашко Александр Анатольевич, Павлов Александр Алексеевич, Павлов Алексей Александрович
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики", Федеральное государственное научное учреждение "Институт информатизации образования" Российская академия образования

Устройство хранения и передачи данных с обнаружением и исправлением ошибок в байтах информации, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, отличающееся тем, что дополнительно содержит блок хранения векторов ошибок, первый блок элементов ИЛИ, второй блок элементов ИЛИ, элемент неравнозначности, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов аааа, bbbb, cccc, dddd, eeee, ffff, gggg, hhhh, iiii, jjjj, kkkk, llll, mmmm, nnnn, oooo, pppp, поступающих на входы входного блока кодирования, в соответствии с правилом: выходы входного блока кодирования подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов , , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов а а a а b b b b, c c c с, d d d d, e e eе f f f f, g g gg, h h h h, i i i i, j j j j, k k kk, l l l l, m m m m, n n n n, o o o o, p p p p, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом: выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, к вторым входам которого подключены выходы контрольных разрядов узла ...

Подробнее
Номер записи: 14
20-02-2015 дата публикации

ОТКАЗОУСТОЙЧИВОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000150426U1
Автор: Бурмистров Алексей Андреевич, Гусев Александр Викторович, Павлов Александр Алексеевич, Павлов Алексей Александрович, Сорокин Денис Евгеньевич, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики", Федеральное государственное научное учреждение "Институт информатизации образования" Российская академия образования

Отказоустойчивое оперативное запоминающее устройство, содержащее исходный вычислительный канал, избыточный вычислительный канал, первый дешифратор, корректор, с первого по седьмой блоки элементов ИЛИ, с первого по третий элементы ИЛИ, с первого по четвертый элементы задержки, первый и второй блоки элементов И, RS-триггер, регистр, с первого по четвертый блоки элементов неравнозначности, второй дешифратор, элемент НЕ, блок хранения поправок, блок вычисления признака поправки, в котором обнаружение ошибок осуществляется на основе линейного кода, корректирующего одиночные ошибки, а определение конфигурации кратной ошибки осуществляется по результатам подачи тестового воздействия, представляющего собой инверсное значение кодового набора, отличающееся тем, что для обнаружения ошибок используется линейный код, обнаруживающий одиночные и двойные ошибки, требующий два контрольных разряда и при этом дополнительно содержит восьмой блок элементов ИЛИ, третий блок элементов И первое кодирующее устройство формирующие значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы первого блока кодирования, в соответствии с правилом: ; , блок вычисления синдрома, формирующий значения проверочных контрольных разрядов r1, r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на его входы при считывании информации с информационных выходов исходного вычислительного канала в соответствии с правилом: ; и поразрядного сложения по модулю 2 контрольных разрядов ; , появление единичных значений сигналов в результате суммирования, свидетельствует о наличии ошибки в считываемом кодовом наборе, второе кодирующее устройство, формирующие значения контрольных разрядов r и r путем сложения по модулю 2 информационных символов тестового вектора ошибки b, b, b(i - номер блока информационных разрядов тестового вектора ошибок, характеризующий наличие ошибки), поступающих на его входы в ...

Подробнее
Номер записи: 15
10-04-2016 дата публикации

СБОЕУСТОЙЧИВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000160959U1
Автор: Бородай Владимир Эрнестович, Иванов Дмитрий Денисович, Кудрявцев Дмитрий Сергеевич, Павлов Александр Алексеевич, Роберт Ирена Веньяминовна, Рягин Сергей Николаевич, Сорокин Денис Евгеньевич, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Сбоеустойчивое запоминающее устройство, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=x1⊕x2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1, r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1=x1⊕x2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, блок выявления ошибки, первый элемент ИЛИ, блок элементов И, первый элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, информационные входы подключены к пятым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к шестым входам узла памяти, вход синхронизации подключен к седьмому входу узла памяти, к первому входу блока элементов И и к первому входу первого элемента И, первые выходы узла памяти подключены к вторым входам блока элементов И и к входам выходного блока кодирования, выходы которого подключены к первым входам блока выявления ошибки, вторые входы блока выявления ошибки подключены к вторым выходам узла памяти, выходы блока выявления ошибки подключены к входам первого элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выходы блока элементов И являются информационными выходами устройства, отличающееся тем, что дополнительно содержит второй элемент ИЛИ, второй элемент И, первый триггер, второй триггер, элемент НЕ, элемент ...

Подробнее
Номер записи: 16
20-04-2016 дата публикации

КОНТРОЛИРУЕМОЕ УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ИНФОРМАЦИИ

Номер: RU0000161373U1
Автор: Бутранов Андрей Сергеевич, Иванов Дмитрий Денисович, Лебедев Владимир Львович, Павлов Александр Алексеевич, Плис Николай Иванович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Контролируемое устройство хранения и передачи информации, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r и r, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r, r, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы и вход синхронизации подключены соответственно к первому, второму, третьему, четвертому пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит третий выход r входного блока кодирования и третий выход r выходного блока кодирования, третий выход r входного блока кодирования подключен к восьмому входу узла памяти, а третий выход r выходного блока 3 кодирования, подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r узла 1 памяти, причем входной блок кодирования, формирует значение контрольного разряда rпутем сложения по модулю 2 информационных символов y, y, y, y, y, y, y ...

Подробнее
Номер записи: 17
10-09-2016 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ИНФОРМАЦИИ С ОБНАРУЖЕНИЕМ ОШИБОК

Номер: RU0000164633U1
Автор: Долговязов Александр Вениаминович, Корсунский Денис Александрович, Кудрявцев Дмитрий Сергеевич, Лебедев Владимир Львович, Машевич Павел Романович, Павлов Александр Алексеевич, Плис Николай Иванович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Устройство хранения и передачи информации с обнаружением ошибок, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r, r и r, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r, r, r, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит четвертый выход r входного блока кодирования, четвертый выход r выходного блока кодирования и четвертый выход rs контрольного разряда узла памяти, четвертый выход r входного блока кодирования подключен к восьмому входу узла памяти, четвертый выход r выходного блока кодирования, подключен к третьему входу блока выявления ошибки, четвертый вход которого подключен к четвертому выходу r узла памяти, причем входной блок кодирования, формирует значение контрольного ...

Подробнее
Номер записи: 18
10-01-2017 дата публикации

Универсальный аппаратно-программный комплекс для исследования различных типов флеш-памяти

Номер: RU0000167338U1
Автор: Ковалев Сергей Иванович, Хрусталев Владимир Викторович
Принадлежит: Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный университет аэрокосмического приборостроения"

Предлагаемая полезная модель относится к области физики и может быть использована для исследования микросхем флеш-памяти. Техническим результатом является повышение надежности хранения информации в флеш-памяти. Универсальный аппаратно-программный комплекс для исследования различных типов флеш-памяти содержит: соединенные между собой основную и дочернюю платы. На основной плате установлен блок управления комплексом к которому подключены блок передачи данных, блок внешней памяти, блок управления и контроля напряжения, блок управления и контроля температуры и блок соединения. Блок управления и контроля напряжения и блок управления и контроля температуры соединены с блоком соединения. Блок соединения на основной плате соединен с блоком соединения на дочерней плате. Флеш-память подключена через блоки соединения к блоку управления комплексом и блоку управления и контроля напряжения. Блок температурного датчика и блок нагревательного элемента подключены через блоки соединения к блоку управления и контроля температуры. 1 н.з. и 2 з.п. ф-лы, 1 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 167 338 U1 (51) МПК G11C 29/56 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21)(22) Заявка: 2016116491, 26.04.2016 (24) Дата начала отсчета срока действия патента: 26.04.2016 13.12.2016 Приоритет(ы): (22) Дата подачи заявки: 26.04.2016 (45) Опубликовано: 10.01.2017 Бюл. № 1 9263147 B2, 16.02.2016. KR 20030001607 A, 08.01.2003. US 7873885 B1, 18.01.2011. RU 2311654 C2, 27.11.2007. R U (54) Универсальный аппаратно-программный комплекс для исследования различных типов флеш-памяти (57) Реферат: Предлагаемая полезная модель относится к контроля напряжения, блок управления и области физики и может быть использована для контроля температуры и блок соединения. Блок исследования микросхем флеш-памяти. управления и контроля напряжения и блок Техническим результатом является повышение управления и контроля температуры соединены надежности ...

Подробнее
Номер записи: 19
09-03-2017 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ОБНАРУЖЕНИЕМ ОШИБОК

Номер: RU0000169207U1
Автор: Корсунский Денис Александрович, Лебедев Владимир Львович, Машевич Павел Романович, Павлов Александр Алексеевич, Плис Николай Иванович, Стешенко Владимир Борисович, Хамаганов Кирилл Баторович, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Предлагаемое устройство предназначено для повышения достоверности функционирования устройств хранения и передачи информации путем обнаружения одиночных и двойных ошибок. Это достигается кодированием исходной двоичной информации на основе организации независимых проверок и за счет введения входного блока 2 кодирования, выходного блока 3 кодирования, блока 4 выявления ошибки, блока 5 элементов И, элемента 6 И, блока 7 элементов ИЛИ. 1 ил. И 1 169207 ко РОССИЙСКАЯ ФЕДЕРАЦИЯ ”ВУ“” 169 207 91 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ ММ9К Досрочное прекращение действия патента из-за неуплаты в установленный срок пошлины за поддержание патента в силе Дата прекращения действия патента: 18.11.2018 Дата внесения записи в Государственный реестр: 13.08.2019 Дата публикации и номер бюллетеня: 13.08.2019 Бюл. №23 Стр.: 1 па 4069 ЕП

Подробнее
Номер записи: 20
16-11-2017 дата публикации

УСТРОЙСТВО ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ С ОБНАРУЖЕНИЕМ ОДИНОЧНЫХ И ДВОЙНЫХ ОШИБОК

Номер: RU0000175054U1
Автор: Бородай Владимир Эрнестович, Волков Владимир Захарович, Кижменев Сергей Владимирович, Корсунский Денис Александрович, Павлов Александр Алексеевич, Рязанцев Артем Алексеевич, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Предлагаемая полезная модель предназначена для повышения достоверности функционирования устройств хранения и передачи информации путем обнаружения одиночных и двойных ошибок при сокращении аппаратурных затрат. Это достигается кодированием исходной двоичной информации на основе организации проверок и за счет введения входного блока 2 кодирования, выходного блока 3 кодирования, блока 4 выявления ошибки, блока 5 элементов И, элемента 6 И, блока 7 элементов ИЛИ. 1 ил. И 1 175054 ко РОССИЙСКАЯ ФЕДЕРАЦИЯ 7 ВУ’ 175 054°° 44 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ ММ9К Досрочное прекращение действия патента из-за неуплаты в установленный срок пошлины за поддержание патента в силе Дата прекращения действия патента: 21.06.2019 Дата внесения записи в Государственный реестр: 20.03.2020 Дата публикации и номер бюллетеня: 20.03.2020 Бюл. №8 Стр.: 1 па ЧО‘ ЕП

Подробнее
Номер записи: 21
23-01-2019 дата публикации

ОТКАЗОУСТОЙЧИВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Номер: RU0000186529U1
Автор: Волобуев Сергей Васильевич, Евдокимов Алексей Петрович, Меликов Алексей Владимирович, Рябцев Владимир Григорьевич
Принадлежит: федеральное государственное бюджетное образовательное учреждение высшего образования "Волгоградский государственный аграрный университет" (ФГБОУ ВО Волгоградский ГАУ)

Полезная модель относится к области компьютерных систем, в частности, к отказоустойчивым запоминающим устройствам, позволяющим многократно восстанавливать работоспособность такой системы при возникновении отказов. Отказоустойчивое запоминающее устройство, содержащее центральный процессор, контроллер памяти, модули память, отличающееся тем, что содержит три модуля памяти, каждый из которых дополнительно содержит основной и запасной массивы запоминающих ячеек, контроллер самотестирования, генераторы кодов адреса и данных, мультиплексоры кодов операций, адресов и данных, компаратор, шину входов/выходов, имеющую шесть выходов и три входа, реконфигураторы входных и выходных данных, блок восстановления работоспособности, при этом к первам, вторым, третьим и четвертым входам/выходам контроллера памяти подключены входы/выходы центрального процессора, входы/выходы первого, второго и третьего модуля памяти соответственно, первые, вторые и третьи выходы контроллера самотестирования подключены к первым входам мультиплексора кода операций, генератора кода адреса и генератора кода данных соответственно, первый, второй, третий входы контроллера самотестирования подключены к первым, вторым и третьим выходам шины входов/выходов соответственно, вторые входы мультиплексоров кодов операций, адреса и данных подключены к четвертым, пятым и шестым выходам шины входов/выходов соответственно, выходы мультиплексоров кода операции и кода адреса подключены к первым и вторым входам основного и запасного массивов запоминающих ячеек соответственно, выходы генератора кода адреса подключены к первым входам мультиплексора кодов адреса, выходы генератора кода данных подключены к первым входам мультиплексора кода данных и первых входов компаратора, вторые и третьи входы которого подключены к выходам основного и запасного массивов запоминающих ячеек соответственно, первый выход компаратора подключен к четвертому входу контроллера самотестирования и к входу шины входов/выходов, реконфигуратор выходных ...

Подробнее
Номер записи: 22
29-05-2019 дата публикации

Адаптер тестирования канала оперативной памяти третьего поколения

Номер: RU0000189608U1
Автор: Александр Евгеньевич Ометов, Василий Владимирович Воробушков, Вячеслав Александрович Шипилов, Дмитрий Сергеевич Медведев, Илья Евгеньевич Билялетдинов
Принадлежит: Акционерное общество "МЦСТ"

Полезная модель относится к области испытательной техники и может быть использована для проведения испытаний на работоспособность каналов синхронной динамической памяти с произвольным доступом и удвоенной скоростью передачи данных третьего поколения в материнских платах компьютерной техники.Техническим результатом является расширение функциональных возможностей за счет обеспечения тестирования DIMM разъемов памяти третьего поколения.Адаптер тестирования канала оперативной памяти третьего поколения содержит семь штыревых соединителей, один двусторонний DIMM соединитель, девять перемычек и программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс.1 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 189 608 U1 (51) МПК G11C 29/56 (2006.01) G01R 31/317 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (52) СПК G11C 29/56 (2019.02); G01R 31/318533 (2019.02) (21)(22) Заявка: 2019110382, 09.04.2019 (24) Дата начала отсчета срока действия патента: Дата регистрации: 29.05.2019 (73) Патентообладатель(и): Акционерное общество "МЦСТ" (RU) (45) Опубликовано: 29.05.2019 Бюл. № 16 (56) Список документов, цитированных в отчете о поиске: US 7730369 B2, 01.06.2010. EP (54) Адаптер тестирования канала оперативной памяти третьего поколения (57) Реферат: Полезная модель относится к области счет обеспечения тестирования DIMM разъемов испытательной техники и может быть памяти третьего поколения. использована для проведения испытаний на Адаптер тестирования канала оперативной работоспособность каналов синхронной памяти третьего поколения содержит семь динамической памяти с произвольным доступом штыревых соединителей, один двусторонний и удвоенной скоростью передачи данных третьего DIMM соединитель, девять перемычек и поколения в материнских платах компьютерной программируемую логическую интегральную техники. схему, содержащую внутренний JTAG интерфейс.1 Техническим результатом является ил. расширение функциональных ...

Подробнее
Номер записи: 23
18-05-2021 дата публикации

ОТКАЗОУСТОЙЧИВЫЙ ПРОЦЕССОР С КОРРЕКЦИЕЙ ОШИБОК В БАЙТЕ ИНФОРМАЦИИ

Номер: RU0000204275U1
Автор: Волков Данила Дмитриевич, Герасимов Даниил Олегович, Коваленко Даниил Андреевич, Михеев Александр Александрович, Павлов Александр Алексеевич, Романенко Александр Юрьевич, Царьков Алексей Николаевич
Принадлежит: Межрегиональное общественное учреждение "Институт инженерной физики"

Полезная модель относится к области вычислительной техники. Техническим результатом заявленной полезной модели является коррекция ошибок в байте информации, возникающих в процессоре ЭВМ при выполнении арифметических и логических операций из-за отсутствия или возникновения лишних переносов. Технический результат достигается за счет отказоустойчивого процессора с коррекцией ошибок в байте информации, содержащего управляющий узел, операционный узел, дешифратор кода операции, генератор тактовых импульсов, блок управления, первый коммутатор, второй коммутатор, третий коммутатор, счетчик команд, счетчик сдвигов, регистр адреса, регистр числа, регистр сумматора, регистр дополнительный, регистр дополнительного кода, сумматор, блок логических операций и контроля, включающий блок логического сложения по mod2, блок инвертирования, блок логического сложения, блок логического умножения, функциональную схему формирования поправки при выполнении арифметических операций, функциональную схему формирования поправки при выполнении операции ИЛИ, функциональную схему формирования поправки при выполнении операции И, функциональную схему формирования поправки при выполнении операции сдвига, элемент задержки, первый блок элементов неравнозначности, второй блок элементов неравнозначности, третий блок элементов неравнозначности, первый блок элементов ИЛИ, второй блок элементов ИЛИ, блок кодирования, первый блок элементов И, второй блок элементов И, элемент И. 3 ил. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 204 275 U1 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ MG9K Прекращение действия патента на полезную модель (группу полезных моделей) в связи с выдачей патента на идентичный объект Ранее выданный патент на полезную модель: R U (11) Номер патента: 204275 Дата прекращения действия патента: 26.10.2021 Патент, выданный на идентичное изобретение (11) Номер патента: 2758065 Дата внесения записи в Государственный реестр: 26.10.2021 Дата публикации ...

Подробнее
Номер записи: 24
19-01-2012 дата публикации

Semiconductor memory device and test method thereof

Номер: US20120014189A1
Автор: Chan-sub Jun, Hyong-yong Lee
Принадлежит: Individual

Example embodiments disclose a semiconductor memory device and a test method thereof. The semiconductor memory device includes a memory cell array that provides first and second data groups at a first data rate and an output circuit, in a normal mode of operation, serially outputs the first and second data groups at a first data rate on an external terminal. In a test mode of operation, the output circuit outputs the first data group or the second data group at a second data rate on the external terminal in response to control signals, without switching the test mode. The second data rate may be lower than the first data rate.

Подробнее
Номер записи: 25
26-01-2012 дата публикации

Dynamic impedance control for input/output buffers

Номер: US20120019282A1
Автор: Bruce Millar
Принадлежит: Mosaid Technologies Inc

A system and method of performing off chip drive (OCD) and on-die termination (ODT) are provided. A common pull-up network composed of transistors and a common pull-down network composed of transistors are employed to implement both of these functions. In drive mode, the pull-up network is configured to produce a calibrated drive impedance when an “on” output is to be generated, and the pull-up network is configured to produce a calibrated drive impedance when an “off” output is to be generated. In termination mode, the pull-up network and the pull-down network are configured to produce a calibrated pull-up resistance and pull-down resistance respectively such that together, they form a split termination.

Подробнее
Номер записи: 26
09-02-2012 дата публикации

Word line driving circuit, semiconductor memory device including the same, and method for testing the semiconductor memory device

Номер: US20120033516A1
Автор: Chang-Ho Do
Принадлежит: Individual

A semiconductor memory device in accordance with the present invention is able to facilitate detecting whether a word line fails or not by floating the word line. The semiconductor memory device includes a word line driver, and a floating controller. The word line driver is configured to control a word line to be enabled/disabled. The floating controller is configured to control the word line driver to float the word line in response to a word line floating signal.

Подробнее
Номер записи: 27
16-02-2012 дата публикации

Circuit and method for characterizing the performance of a sense amplifier

Номер: US20120038410A1
Автор: Kuoyuan Hsu, Sung-Chieh Lin, Wei-Li Liao
Принадлежит: Taiwan Semiconductor Manufacturing Co TSMC Ltd

An integrated circuit includes a sensing circuit, a fuse box, and a fuse bus decoder. The sensing circuit includes an output node, and the fuse box includes a plurality of switches coupled in series with a plurality of resistive elements. The fuse box is coupled to the output node of the sensing circuit from which the fuse box is configured to receive a current. The fuse bus decoder is coupled to the fuse box and includes at least one demultiplexer configured to receive a signal and in response output a plurality of control signals for selectively opening and closing the switches of the fuse box to adjust a resistance across the fuse box. A voltage of the output node of the sense amplifier is based on a resistance the fuse box and the current.

Подробнее
Номер записи: 28
16-02-2012 дата публикации

Semiconductor integrated circuit with multi test

Номер: US20120039137A1
Автор: Jong Won Lee, Shin Ho Chu
Принадлежит: Hynix Semiconductor Inc

A semiconductor integrated circuit includes a multi-mode control signal generating unit configured to control an activation of a up/down mat I/O switch control signal, which controls I/O switches in a up/down mat, according to a multi-test mode signal and a read/write discriminating signal, a multi-mode decoder configured to output multi-mat select signals to simultaneously activate a plurality of mats according to a multi-test mode active write signal, and a mat controller configured to enable word lines and the I/O switches according to the up/down mat I/O switch control signal and the multi-mat select signals.

Подробнее
Номер записи: 29
16-02-2012 дата публикации

Memory systems and memory modules

Номер: US20120042204A1
Автор: Michael John Sebastian Smith, Suresh Natarajan Rajan
Принадлежит: Google LLC

One embodiment of the present invention sets forth a memory module that includes at least one memory chip, and an intelligent chip coupled to the at least one memory chip and a memory controller, where the intelligent chip is configured to implement at least a part of a RAS feature. The disclosed architecture allows one or more RAS features to be implemented locally to the memory module using one or more intelligent register chips, one or more intelligent buffer chips, or some combination thereof. Such an approach not only increases the effectiveness of certain RAS features that were available in prior art systems, but also enables the implementation of certain RAS features that were not available in prior art systems.

Подробнее
Номер записи: 30
01-03-2012 дата публикации

System and method for testing integrated circuits

Номер: US20120054565A1
Автор: Chu Pang Huang, Yin-Chin Huang
Принадлежит: Macronix International Co Ltd

A method of testing a semiconductor memory device includes reading previously written test data from the semiconductor memory device simultaneously through at least two data I/O connections, e.g., pins or pads, of the semiconductor memory device. The signals from the two data I/O connections are combined to produce a compound output signal. The compound output signal is received by a single I/O channel of a tester. The tester compares the compound output signal to a predetermined voltage level, and determines whether the semiconductor memory device is operating properly based on the comparison of the compound output signal to the predetermined voltage level

Подробнее
Номер записи: 31
08-03-2012 дата публикации

Semiconductor memory apparatus and method for controlling programming current pulse

Номер: US20120057417A1
Автор: Yong Bok An
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory apparatus includes a write control code generation unit configured to generate a write control code which is updated at each pulsing timing of an external test pulse signal applied through a pad; and a data write unit configured to output a programming current pulse which has a magnitude corresponding to the code value of the write control code.

Подробнее
Номер записи: 32
22-03-2012 дата публикации

Nonvolatile semiconductor memory device

Номер: US20120069627A1
Автор: Hiroshi Kanno, Mitsuru Sato, Natsuki Kikuchi, Takafumi SHIMOTORI, Takayuki Tsukamoto, Yoichi MINEMURA
Принадлежит: Toshiba Corp

A nonvolatile semiconductor memory device includes: a memory cell array including plural first lines, plural second lines, and plural memory cells each including a variable resistance element; a first decoder connected to at least one ends of the plurality of first lines and configured to select at least one of the first lines; at least one pair of second decoders connected to both ends of the plurality of second lines and configured such that one of the pair of second decoders is selected for selecting the second lines according to a distance between the one of the first lines selected by the first decoder and the both ends of the second lines; and a voltage application circuit configured to apply a certain voltage between the first line and the second line selected by the first decoder and the second decoder.

Подробнее
Номер записи: 33
22-03-2012 дата публикации

On-Chip Memory Testing

Номер: US20120072790A1
Автор: Daniel Robert Burggraf, III, Hari Pendurty
Принадлежит: Texas Instruments Inc

An integrated circuit is described that has a substrate with a memory array with dedicated support hardware formed on the substrate. An access wrapper circuit is coupled to address and data lines of the memory array and to control lines of the dedicated support hardware. The wrapper circuit is configured to provide an access port to the memory array. A test controller is formed on the substrate and coupled in parallel with the access wrapper circuit to the address and data lines of the memory array and to the control lines of the dedicated support hardware, wherein the test controller is operable to perform a test of the memory array by manipulating control signals to the support hardware in addition to those required to write data patterns into the memory array and to read the contents of the memory array.

Подробнее
Номер записи: 34
05-04-2012 дата публикации

Data recovery using outer codewords stored in volatile memory

Номер: US20120084627A1
Автор: Daniel J. Post, Kenneth Herman
Принадлежит: Apple Inc

Systems and methods are disclosed for data recovery using outer codewords stored in volatile memory. Outer codewords can be associated with one or more horizontal portions or vertical portions of a non-volatile memory (“NVM”). In some embodiments, an NVM interface of an electronic device can program user data to a super block of the NVM. The NVM interface can then determine if a program disturb has occurred in the super block. In response to detecting that a program disturb has occurred in the super block, the NVM interface can perform garbage collection on the super block. The NVM interface can then use outer codewords associated with the super block to recover from any uncorrectable error correction code errors detected in the super block.

Подробнее
Номер записи: 35
19-04-2012 дата публикации

Apparatus and methods for tuning a memory interface

Номер: US20120096218A1
Автор: Dan Shimizu, Eric Scott, Joe Macri, Sagheer Ahmad
Принадлежит: ATI TECHNOLOGIES ULC

The disclosure relates to an integrated circuit including programmable control logic configured to generate at least one data pattern sequence from a number of stored data patterns and using the generated at least one data pattern sequence to at least one of read from and write to at least one memory device. A method includes generating at least one data pattern sequence from a number of stored data patterns and writing and reading the data pattern sequence from and to a memory device.

Подробнее
Номер записи: 36
26-04-2012 дата публикации

Data output buffer and memory device

Номер: US20120099383A1
Автор: Jin-Il Lee, Kwang-Il Park, Seung-Jun Bae, Si-Hong Kim
Принадлежит: SAMSUNG ELECTRONICS CO LTD

A data output buffer includes a driving unit and a control unit. The driving unit selectively performs a termination operation that provides a termination impedance to a transmission line coupled to an external pin, and a driving operation that provides a drive impedance to the transmission line while outputting read data. The control unit adjusts a value of the termination impedance and a value of the drive impedance based on an output voltage at the external pin during a termination mode, and controls the driving unit to selectively perform one of the termination operation and the driving operation during a driving mode.

Подробнее
Номер записи: 37
10-05-2012 дата публикации

Test apparatus

Номер: US20120112783A1
Автор: Daisuke Watanabe, Masahiro Ishida, Masayuki Kawabata, Toshiyuki Okayasu
Принадлежит: Advantest Corp

A test apparatus tests a DUT formed on a wafer. A power supply compensation circuit includes source and a sink switches each controlled according to a control signal. When the source or sink switch is turned on, a compensation pulse current is generated, and the compensation pulse current is injected into a power supply terminal of the DUT via a path that differs from that of a main power supply, or is drawn from the power supply current that flows from the main power supply to the DUT via a path that differs from that of the power supply terminal of the DUT. Of components forming the power supply compensation circuit, including the source and sink switches, a part is formed on the wafer. Pads are formed on the wafer in order to apply a signal to such a part of the power supply compensation circuit formed on the wafer.

Подробнее
Номер записи: 38
10-05-2012 дата публикации

Memory card

Номер: US20120117430A1
Автор: Kui-Hyun RO, Sung-Eun YUN, Young-Jae Jung, Yun-Bo Yang
Принадлежит: SAMSUNG ELECTRONICS CO LTD

A memory card includes a memory cell, a connector, a controller, and firmware. The memory cell can switch between a plurality of states. The connector can be connected to an external device and exchange signals including commands and data with the external device. The controller exchanges signals with the connector, analyzes a received signal, and accesses the memory cell to record, retrieve or modify data based on the analysis result. The firmware is located within the controller, controls the operation of the controller, and can be set to a test mode or a user mode. When the firmware receives a test command from the external device and the firmware is set to the test mode, the firmware performs a defect test on the memory cell and transmits the result of the defect test to the external device through the connector.

Подробнее
Номер записи: 39
10-05-2012 дата публикации

Method and apparatus for deferred scheduling for jtag systems

Номер: US20120117436A1
Автор: Bradford van Treuren, Michele Portolan, Suresh Goyal
Принадлежит: Alcatel Lucent Bell Labs France SAS, Alcatel Lucent USA Inc

A deferred scheduling capability supports deferred scheduling when performing testing via a scan chain of a unit under test. A processing module is configured to receive a plurality of test operations associated with a plurality of segments of a unit under test and to generate therefrom input test data configured to be applied to the unit under test via a Test Access Port (TAP). A reordering buffer module is configured to receive the input test data from the processing element and to buffer the input test data in a manner for reordering the input test data to compose an input test vector for a scan chain of the unit under test. A vector transformation module is configured to receive the input test vector from the reordering buffer module and to apply a vector transformation for the input test vector.

Подробнее
Номер записи: 40
24-05-2012 дата публикации

Memory instruction including parameter to affect operating condition of memory

Номер: US20120127807A1
Автор: Federico Pio
Принадлежит: Micron Technology Inc

Subject matter disclosed herein relates to techniques to operate memory.

Подробнее
Номер записи: 41
24-05-2012 дата публикации

Memory controller and information processing system

Номер: US20120131382A1
Автор: Masanori Higeta
Принадлежит: Fujitsu Ltd

A information processing system comprises a memory module having a plurality of unit memory regions, a memory controller, connected to the memory module via memory interface, configured to control access to the memory module, an error detector, which is in the memory controller, configured to perform an error detection on data read from the memory module, a failure inspection controller configured to switch a mode of the memory controller from a normal mode to a failure inspection mode, read data from an address, where data was written, to be inspected for each of the plurality of unit memory regions, causes the error detector to detect an error in the read data and perform a failure inspection and a determining unit configured to determine a memory failure or a transmission path failure on the basis of the state of the error detected from the unit memory regions.

Подробнее
Номер записи: 42
24-05-2012 дата публикации

Test mode setting circuit

Номер: US20120131402A1
Автор: Atsushi Igarashi, Masakazu Sugiura
Принадлежит: Seiko Instruments Inc

Provided is a test mode setting circuit with a smaller number of terminals. A detector having a low threshold voltage and a detector having a high threshold voltage are provided to a test terminal for controlling a test mode of a semiconductor device, and the detector having the low threshold voltage releases a reset of a logic circuit while the detector having the high threshold voltage controls switching of the test mode. This configuration uses the test terminal, a reset terminal, and test mode control terminals in common between a normal state and a test state, thus reducing a large number of the terminals.

Подробнее
Номер записи: 43
24-05-2012 дата публикации

Memory device

Номер: US20120131418A1
Автор: Hideki Yoshida, Masaya Tarui, Tatsunori Kanai, Yutaka Yamada
Принадлежит: Toshiba Corp

According to one embodiment, a memory device comprises a writing device that writes data bits, check bits for error corrections, and overhead bit(s) into a memory, each bit of the overhead bit(s) corresponding to each group of bit group(s) including at least one bit of the data bits and/or the check bits, each bit of the overhead bit(s) indicating whether the corresponding bit group has been inverted, a reading unit that reads the data bits, the check bits, and the overhead bit(s) from the memory, a correcting unit that corrects an error in the data bits and overhead bit(s) read from the memory, based on the check bits, and an inverting unit that inverts the data bits contained in the bit group corresponding to the overhead bit and outputs the inverted data bits as data read from the memory when the error-corrected overhead bit indicates that inversion has been performed.

Подробнее
Номер записи: 44
31-05-2012 дата публикации

Allocation method and apparatus of moderate memory

Номер: US20120137104A1
Автор: Guoping Li, HE Huang, Qinghua FAN
Принадлежит: Artek Microelectronics Co Ltd

An allocation method comprises: partitioning moderate memory into a plurality of physical memory pages having predetermined page size according to the predetermined page size; scanning the moderate memory using the predetermined page size and recording the physical address and damage degree of each physical memory page; obtaining the allocation information of the physical memory pages when a memory request is received and allocating physical memory to the request based on the recorded physical address and damage degree of each physical memory page and the obtained allocation information. A moderate memory is scanned and the physical address and damage degree of each physical memory page are recorded, then the physical memory is allocated based on the recorded physical address and damage degree of each physical memory page and the obtained allocation information.

Подробнее
Номер записи: 45
07-06-2012 дата публикации

Semiconductor apparatus

Номер: US20120139508A1
Автор: Tatsuya Matano
Принадлежит: Elpida Memory Inc

A device includes a first internal voltage generation circuit generating a first internal voltage in response to an external power supply voltage, a second internal voltage generation circuit generating a second internal voltage in response to the external power supply voltage, the second internal voltage being different in voltage level from the first internal voltage, and a preset signal generation circuit responding to a power-on of the external power supply voltage to the device and generating, independently of the first internal voltage, first and second preset signals that bring the first and the second internal voltage generation circuits into respective initial states, the preset signal generating circuit stopping generation of the first preset signal when the external power supply voltage reaches a first voltage level and stopping generation of the second preset signal when the external power supply voltage reaches a second voltage level different from the first voltage level.

Подробнее
Номер записи: 46
07-06-2012 дата публикации

Method and memory controller for reading data stored in flash memory by referring to binary digit distribution characteristics of bit sequences read from flash memory

Номер: US20120140560A1
Автор: Tsung-Chieh Yang
Принадлежит: Silicon Motion Inc

An exemplary method for reading data stored in a flash memory includes: controlling the flash memory to perform a plurality of read operations upon each of a plurality of memory cells included in the flash memory; obtaining a plurality of bit sequences read from the memory cells, respectively, wherein the read operations read bits of a predetermined bit order from each of the memory cells as one of the bit sequences by utilizing different control gate voltage settings; and determining readout information of the memory cells according to binary digit distribution characteristics of the bit sequences.

Подробнее
Номер записи: 47
07-06-2012 дата публикации

Program Disturb Error Logging and Correction for Flash Memory

Номер: US20120144249A1
Автор: Ashish Jagmohan, Michele M. Franceschini
Принадлежит: International Business Machines Corp

Program disturb error logging and correction for a flash memory including a computer implemented method for storing data. The method includes receiving a write request that includes data and a write address of a target page in a memory. A previously programmed page at a specified offset from the target page is read from the memory. Contents of the previously programmed page are compared to an expected value of the previously programmed page. Error data is stored in an error log in response to contents of the previously programmed page being different than the expected value of the previously programmed page, the error data describing an error in the previously programmed page and the error data used by a next read operation to the previously programmed page to correct the error in the previously programmed page. The received data is written to the target page in the memory.

Подробнее
Номер записи: 48
14-06-2012 дата публикации

High resolution output driver

Номер: US20120147944A1
Автор: Amir Amirkhany, Chaofeng Huang, Kambiz Kaviani, Kun-Yung Chang, Wayne D. Dettloof
Принадлежит: RAMBUS INC

High resolution output drivers having a relatively small number of sub-driver branches or slices each having nominal impedances substantially larger than a quantization step and that incrementally differ from one another by an impedance step substantially smaller than a quantization step. In one implementation, such “differential” or “non-uniform” sub-driver slices implement respective elements of an n choose k equalizer, with each such differential sub-driver slice being implemented by a uniform-element impedance calibration DAC. In another implementation, each component of a uniform-slice equalizer is implemented by a differential-slice impedance calibration DAC, and in yet another implementation, each component of a differential-slice equalizer is implemented by a differential-slice impedance calibration DAC. In an additional set of implementations, equalization and impedance calibration functions are implemented bilaterally in respective parallel sets of driver branches, rather than in the nested “DAC within a DAC” arrangement of the hierarchical implementations. Through such bilateral arrangement, multiplication of the equalizer and calibrator quantizations is avoided, thereby lowering the total number of sub-driver slices required to meet the specified ranges and resolutions.

Подробнее
Номер записи: 49
14-06-2012 дата публикации

Embedded DRAM having Low Power Self-Correction Capability

Номер: US20120151299A1
Автор: Jungwon Suh
Принадлежит: Qualcomm Inc

Apparatuses and methods for low power combined self-refresh and self-correction of a Dynamic Random Access Memory (DRAM) array. During a self-refresh cycle, a first portion of a first row of the DRAM array is accessed and analyzed for one or more errors, wherein a bit width of the first portion is less than a bit width of the first row. If one or more errors are detected, the one or more errors are corrected to form a corrected first portion. The corrected first portion is selectively written back to the first row. If no errors are detected in the first portion, a write back of the first portion to the first row is prevented.

Подробнее
Номер записи: 50
21-06-2012 дата публикации

Semiconductor memory devices and methods of testing the same

Номер: US20120155192A1
Автор: Sang Joon Ryu
Принадлежит: SAMSUNG ELECTRONICS CO LTD

A semiconductor memory device and a method of testing the same are provided. The semiconductor memory device includes a memory cell array including a plurality of memory cells each of which stores at least one bit of data; an output terminal configured to transmit output data; and a data output circuit configured to be connected with the output terminal, to divide a cycle of a clock signal into at least two periods, to transmit the output data to the output terminal only during a particular period among the at least two periods, and to put the output terminal into a state of high impedance during the remaining periods other than the particular period among the at least two periods.

Подробнее
Номер записи: 51
28-06-2012 дата публикации

Early degradation detection in flash memory using test cells

Номер: US20120163074A1
Автор: Luiz M. Franca-Neto, Richard Leo Galbraith, Travis Roger Oenning
Принадлежит: Individual

A Flash memory system and a method for data management using the embodiments of the invention use special test cells with Early Degradation Detection (EDD) circuitry instead of using the actual user-data storage cells are described. The Flash memory test cells can be made to serve as a “canary in a coal mine” by being made more sensitive than the standard cells by using experimentally determined sensitive write V T and variable read V T . Techniques for early degradation detection (EDD) in Flash memories measure the dispersion of the threshold voltages (VT's), of a set (e.g. page) of NAND Flash memory cells during read operations. In an embodiment of the invention the time-to-completion (TTC) values for the read operation for the memory cells are used as a proxy for dispersion of the threshold voltages (VT's). A Dispersion Analyzer determines the dispersion of the set of TTC values.

Подробнее
Номер записи: 52
28-06-2012 дата публикации

Single check memory devices and methods

Номер: US20120163076A1
Автор: Aaron Yip, Tomoharu Tanaka, Vishal Sarin
Принадлежит: Individual

Memory devices and methods of operating memory devices are shown. Configurations described include circuits to perform a single check between programming pulses to determine a threshold voltage with respect to desired benchmark voltages. In one example, the benchmark voltages are used to change a programming speed of selected memory cells.

Подробнее
Номер записи: 53
28-06-2012 дата публикации

Data management in flash memory using probability of charge disturbances

Номер: US20120166897A1
Автор: Luiz M. Franca-Neto, Richard Leo Galbraith, Travis Roger Oenning
Принадлежит: Individual

A Flash memory system and a method for data management using the system's sensitivity to charge-disturbing operations and the history of charge-disturbing operations executed by the system are described. In an embodiment of the invention, the sensitivity to charge-disturbing operations is embodied in a disturb-strength matrix in which selected operations have an associated numerical value that is an estimate of the relative strength of that operation to cause disturbances in charge that result in data errors. The disturb-strength matrix can also include the direction of the error which indicates either a gain or loss of charge. The disturb-strength matrix can be determined by the device conducting a self-test in which charge-disturb errors are provoked by executing a selected operation until a detectable error occurs. In alternative embodiments the disturb-strength matrix is determined by testing selected units from a homogeneous population.

Подробнее
Номер записи: 54
05-07-2012 дата публикации

Semiconductor memory device, test circuit, and test operation method thereof

Номер: US20120173942A1
Автор: Bok-Moon Kang, Chang-Ho Do, Tae-Hyung Jung, Yeon-Woo Kim
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory device includes a plurality of banks, each including a plurality of first memory cells and a plurality of second memory cells; a first input/output unit configured to transfer first data between the first memory cells and a plurality of first data pads; a second input/output unit configured to transfer second data between the second memory cells and a plurality of second data pads; a path selection unit configured to transfer the first data, which are input through the first data pads, to both the first and second memory cells during a test mode; and a test mode control unit configured to compare the first data of the first and second memory cells, and to control at least one of the first data pads to denote a fail status based on a comparison result, during the test mode.

Подробнее
Номер записи: 55
12-07-2012 дата публикации

Column address strobe write latency (cwl) calibration in a memory system

Номер: US20120176850A1
Автор: Lydia M. Do, William M. Zevin
Принадлежит: International Business Machines Corp

Column address strobe write latency (CWL) calibration including a method for calibrating a memory system. The method includes entering a test mode at a memory device and measuring a CWL at the memory device. A difference between the measured CWL and a programmed CWL is calculated. The calculated difference is transmitted to a memory controller that uses the calculated difference for adjusting a timing delay to match the measured CWL.

Подробнее
Номер записи: 56
26-07-2012 дата публикации

Timing adjustment circuit for a memory interface and method of adjusting timing for memory interface

Номер: US20120188833A1
Автор: Hideaki Kito, Hiroaki Iijima, Satoshi Ota, Shigehiro Tsuchiya, Yosuke Yamahara
Принадлежит: Toshiba Corp

According to one embodiment, a timing adjustment circuit for a memory interface is presented. The circuit is provided with a gate circuit, an original gate signal generation circuit, a high impedance prevention unit, an impedance control unit and a gate leveling circuit. The gate circuit performs gating of a data strobe signal outputted from a memory. The original gate signal generation circuit generates an original gate signal based on information of a read latency and a burst length. The high impedance prevention unit to prevent the data strobe signal from being in a high impedance state. The impedance control unit controls execution and release of operation of the high impedance prevention unit. The gate leveling circuit outputs a timing adjusted gate signal to the gate circuit based on the original gate signal and the data strobe signal.

Подробнее
Номер записи: 57
02-08-2012 дата публикации

Cell operation monitoring

Номер: US20120195126A1
Автор: Frankie F. Roohparvar
Принадлежит: Micron Technology Inc

Memory devices adapted to process and generate analog data signals representative of data values of two or more bits of information facilitate increases in data transfer rates relative to devices processing and generating only binary data signals indicative of individual bits. Programming of such memory devices includes programming to a target threshold voltage range representative of the desired bit pattern. Reading such memory devices includes generating an analog data signal indicative of a threshold voltage of a target memory cell. Atypical cell, block, string, column, row, etc. . . . operation is monitored and locations and type of atypical operation stored. Adjustment of operation is performed based upon the atypical cell operation.

Подробнее
Номер записи: 58
02-08-2012 дата публикации

Locally synchronous shared bist architecture for testing embedded memories with asynchronous interfaces

Номер: US20120198291A1
Автор: Akhil Garg, Prashant Dubey, Sravan Kumar Bhaskarani
Принадлежит: STMICROELECTRONICS PVT LTD

A system and method of sharing testing components for multiple embedded memories and the memory system incorporating the same. The memory system includes multiple test controllers, multiple interface devices, a main controller, and a serial interface. The main controller is used for initializing testing of each of the dissimilar memory groups using a serial interface and local test controllers. The memory system results in reduced routing congestion and faster testing of plurality of dissimilar memories. The present disclosure further provides a programmable shared built in self testing (BIST) architecture utilizing globally asynchronous and locally synchronous (GALS) methodology for testing multiple memories. The built in self test (BIST) architecture includes a programmable master controller, multiple memory wrappers, and an interface. The interface can be a globally asynchronous and locally synchronous (GALS) interface.

Подробнее
Номер записи: 59
02-08-2012 дата публикации

Non-volatile semiconductor memory device

Номер: US20120198297A1
Автор: Kenji Sawamura, Takeshi Kamigaichi
Принадлежит: Toshiba Corp

A control circuit performs a write operation to 1-page memory cells along the selected word line, by applying a write pulse voltage to a selected word line, and then performs a verify read operation of confirming whether the data write is completed. When the data write is not completed, a step-up operation is performed of raising the write pulse voltage by a certain step-up voltage. A bit scan circuit determines whether the number of memory cells determined to reach a certain threshold voltage is equal to or more than a certain number among the memory cells read at the same time, according to read data held in the sense amplifier circuit as a result of the verify read operation. The control circuit changes the amount of the step-up voltage according to the determination of the bit scan circuit.

Подробнее
Номер записи: 60
09-08-2012 дата публикации

Apparatus, system, and method for determining a configuration parameter for solid-state storage media

Номер: US20120203951A1
Автор: Hairong Sun, Jea Hyun, Robert Wood
Принадлежит: Fusion IO LLC

An apparatus, system, and method are disclosed to improve the utility of solid-state storage media by determining one or more configuration parameters for the solid-state storage media. A media characteristic module references one or more storage media characteristics for a set of storage cells of solid-state storage media. A configuration parameter module determines a configuration parameter for the set of storage cells based on the one or more storage media characteristics. A storage cell configuration module configures the set of storage cells to use the determined configuration parameter.

Подробнее
Номер записи: 61
30-08-2012 дата публикации

Utilizing two algorithms to determine a delay value for training ddr3 memory

Номер: US20120218841A1
Автор: Brandon L. Hunt
Принадлежит: LSI Corp

A method for training an electronic memory may include receiving a first delay value and a second delay value. The first delay value and the second delay value may be associated with a first data strobe indicating when to sample data on a first memory lane of the electronic memory. The method may also include determining a difference between the first delay value and the second delay value. The method may further include receiving a third delay value associated with a second data strobe indicating when to sample data on a second memory lane of the electronic memory. The method may also include determining a fourth delay value for the second memory lane of the electronic memory utilizing the third delay value and the determined difference between the first delay value and the second delay value.

Подробнее
Номер записи: 62
30-08-2012 дата публикации

Test circuit, semiconductor memory apparatus using the same, and test method of the semiconductor memory apparatus

Номер: US20120218846A1
Автор: Yong Gu Kang
Принадлежит: SK hynix Inc

A test circuit of a semiconductor memory apparatus includes: a test control signal generating unit configured to enable a control signal if an active signal is enabled after a test signal is enabled, and substantially maintain the control signal in an enable state until a precharge timing signal is enabled; and a precharge control unit configured to invert the control signal to output the inverted signal as a bit line precharge signal when a preliminary bit line precharge signal is in a disable state.

Подробнее
Номер записи: 63
30-08-2012 дата публикации

Bit-replacement technique for dram error correction

Номер: US20120221902A1
Автор: Ely Tsern, Frederick A. Ware, Thomas Vogelsang
Принадлежит: RAMBUS INC

The disclosed embodiments provide a dynamic memory device, comprising a set of dynamic memory cells and a set of replacement dynamic memory cells. The set of replacement dynamic memory cells includes data cells which contain replacement data bits for predetermined faulty cells in the set of dynamic memory cells, and address cells which contain address bits identifying the faulty cells, wherein each data cell is associated with a group of address cells that identify an associated faulty cell in the set of dynamic memory cells. The dynamic memory device also includes a remapping circuit, which remaps a faulty cell in the set of dynamic memory cells to an associated replacement cell in the set of replacement cells.

Подробнее
Номер записи: 64
30-08-2012 дата публикации

Embedded processor

Номер: US20120221911A1
Автор: Joe M. Jeddeloh
Принадлежит: Individual

Electronic apparatus, systems, and methods of operating and constructing the electronic apparatus and/or systems include an embedded processor disposed in a logic chip to direct, among other functions, self-testing of an electronic device structure in conjunction with a pattern buffer disposed in the logic chip, when the electronic device structure is coupled to the logic chip. Additional apparatus, systems, and methods are disclosed.

Подробнее
Номер записи: 65
30-08-2012 дата публикации

Semiconductor memory device and method of controlling the same

Номер: US20120221918A1
Автор: Hironori Uchikawa, Shinichi Kanno
Принадлежит: Hironori Uchikawa, Shinichi Kanno

A semiconductor memory device includes a plurality of detecting code generators configured to generate a plurality of detecting codes to detect errors in a plurality of data items, respectively, a plurality of first correcting code generators configured to generate a plurality of first correcting codes to correct errors in a plurality of first data blocks, respectively, each of the first data blocks containing one of the data items and a corresponding detecting code, a second correcting code generators configured to generate a second correcting code to correct errors in a second data block, the second data block containing the first data blocks, and a semiconductor memory configured to nonvolatilely store the second data block, the first correcting codes, and the second correcting code.

Подробнее
Номер записи: 66
20-09-2012 дата публикации

Methods, devices, and systems for data sensing

Номер: US20120240011A1
Автор: Mark A. Helm, Uday Chandrasekhar
Принадлежит: Micron Technology Inc

The present disclosure includes methods and devices for data sensing. One such method includes performing a number of successive sense operations on a number of memory cells using a number of different sensing voltages, determining a quantity of the number memory cells that change states between consecutive sense operations of the number of successive sense operations, and determining, based at least partially on the determined quantity of the number of memory cells that change states between consecutive sense operations, whether to output hard data corresponding to one of the number of successive sense operations.

Подробнее
Номер записи: 67
27-09-2012 дата публикации

Methods of compressing data in storage device

Номер: US20120242517A1
Автор: Hong-rak Son, Je-Hyuck SONG, Jun-Jin Kong, Kwang-gu LEE, Kyoung-lae Cho, Man-keun Seo
Принадлежит: SAMSUNG ELECTRONICS CO LTD

At least one example embodiment discloses a method of compressing data in a storage device. The method includes determining a codeword length of a symbol using a first table indicating a relationship between a number of occurrences of the symbol in received data and the codeword length, determining a codeword having the codeword length for the symbol, and generating compressed data of the received data, the generating including converting the symbol into the codeword.

Подробнее
Номер записи: 68
11-10-2012 дата публикации

Programmable logic circuit using three-dimensional stacking techniques

Номер: US20120256653A1
Автор: Edgar R. Cordero, Robert B. Tremaine
Принадлежит: International Business Machines Corp

A configurable die stack arrangement including a first configurable integrated circuit die located on a first substrate. The first configurable integrated circuit die includes a first array and a first configuration memory management circuit that includes an interface to the first array. The first array includes a first logic element and a first configuration memory. The configurable die stack arrangement also includes a second configurable integrated circuit die located on a second substrate that is different than the first substrate. The second configurable integrated circuit die includes a second array and a second configuration memory management circuit that includes an interface to the second array. The second array includes a second logic element and a second configuration memory. A signal is coupled to the first configuration management circuit and to the second configuration management circuit, and the first configuration memory management circuit includes circuitry to control the signal.

Подробнее
Номер записи: 69
11-10-2012 дата публикации

Memory buffer for buffer-on-board applications

Номер: US20120260137A1
Автор: Stuart Allen Berke
Принадлежит: Dell Products LP

Disclosed in a method of optimizing a voltage reference signal. The method includes: assigning a first value to the voltage reference signal; executing a test pattern while using the voltage reference signal having the first value; observing whether a failure occurs in response to the executing and thereafter recording a pass/fail result; incrementing the voltage reference signal by a second value; repeating the executing, the observing, and the incrementing a plurality of times until the voltage reference signal exceeds a third value; and determining an optimized value for the voltage reference signal based on the pass/fail results obtained through the repeating the executing, the observing, and the incrementing the plurality of times.

Подробнее
Номер записи: 70
18-10-2012 дата публикации

Semiconductor memory device and test method thereof

Номер: US20120266034A1
Автор: Sang-Hoon Shin
Принадлежит: Hynix Semiconductor Inc

A semiconductor memory device includes a plurality of memory cells; a data comparison section configured to compare input data to be stored in the memory cells with output data outputted from the memory cells in a test operation, an address storage section configured to store addresses corresponding to defected memory cells of the memory cells in response to a comparison result of the data comparison section, and a comparison period control section configured to generate a period control signal for controlling an activation period of the data comparison section.

Подробнее
Номер записи: 71
18-10-2012 дата публикации

Semiconductor memory device

Номер: US20120266043A1
Автор: Kazuya Ishihara, Mitsuru Nakura, Nobuyoshi Awaya
Принадлежит: Individual

The invention realizes a semiconductor memory device that can efficiently execute a detection of a data error that might possibly occur in a continuous reading action, and a correction of the error data. The semiconductor memory device uses a variable resistive element made of a metal oxide for storing information. During a reading action of coded data with an ECC in the semiconductor memory device, when a data error is detected by an ECC circuit, a writing voltage pulse having a polarity opposite to a polarity of a reading voltage pulse is applied to all memory cells from which the error is detected so as to correct bits from which the error is detected, on an assumption that an erroneous writing has occurred due to the application of the writing voltage pulse having the polarity same as the polarity of the applied reading voltage pulse.

Подробнее
Номер записи: 72
01-11-2012 дата публикации

Internal wordline current leakage self-detection method, detection system and computer-readable storage medium for nor-type flash memory device

Номер: US20120275228A1
Автор: Hsiao-Hua Lu
Принадлежит: Eon Silicon Solutions Inc

A wordline internal current leakage self-detection method, system and a computer-readable storage medium thereof employ the originally existed high voltage supply unit and the voltage detector connected to the wordline in the flash memory device, in which the high voltage supply unit applies the test signal to the selected wordline, and the voltage detector detects the voltage signal of the wordline. By comparing the test signal with the voltage signal, the wordline will be indicated as current leakage when the voltage signal is lower than the test signal.

Подробнее
Номер записи: 73
22-11-2012 дата публикации

Compensating for jitter during ddr3 memory delay line training

Номер: US20120296598A1
Автор: Carl E. Gygi, Craig R. Chafin, William J. Schmitz
Принадлежит: LSI Corp

A method for compensating for jitter during DDR3 delay line training may include using a computer or processor to perform the steps of executing a plurality of tests for each one of a plurality of delay values for an interconnect delay between a Double-Data-Rate Three (DDR3) memory controller and a DDR3 Synchronous Dynamic Random Access Memory (SDRAM); accumulating a plurality of test results for each plurality of tests for each one of the plurality of delay values; determining a plurality of final test results, where each final test result is associated with an accumulated plurality of test results; and determining a working window edge for the interconnect delay between the DDR3 memory controller and the DDR3 SDRAM utilizing the plurality of final test results.

Подробнее
Номер записи: 74
22-11-2012 дата публикации

Memory controller, semiconductor memory apparatus and decoding method

Номер: US20120297273A1
Автор: Atsushi Takayama, Kenji Sakaue, Tatsuyuki Ishikawa, Yoshihisa Kondo
Принадлежит: Toshiba Corp

A memory controller including a buffer configured to perform decoding frame-unit data decoded by an LDPC decoder through partial parallel processing based on a check matrix made up of a block of a unit matrix and a plurality of blocks in which each row of the unit matrix is sequentially shifted and store threshold decision information of the data read from a memory section, an LLR conversion section configured to convert the threshold decision information to an LLR, an LMEM configured to store probability information β calculated during iteration processing that repeatedly performs column processing and row processing based on the LLR in an iteration unit equal to or smaller than a size of the block, and a CPU core configured to transfer the probability information β stored in the LMEM to the buffer every time the iteration processing in the iteration unit is completed.

Подробнее
Номер записи: 75
06-12-2012 дата публикации

Resistive memory devices and memory systems having the same

Номер: US20120307547A1
Автор: Joon Min PARK, Kwang Jin Lee
Принадлежит: SAMSUNG ELECTRONICS CO LTD

A nonvolatile memory device includes an array of resistive memory cells and a write driver, which is configured to drive a selected bit line in the array with a reset current pulse, which is responsive to a first external voltage input through a first terminal/pad of the memory device during a memory cell reset operation. The write driver is further configured to drive the selected bit line in sequence with a first set current pulse, which is responsive to the first external voltage, and a second set current pulse, which is responsive to a second external voltage input through a second terminal/pad of the memory device during a memory cell set operation.

Подробнее
Номер записи: 76
13-12-2012 дата публикации

Infrastructure for performance based chip-to-chip stacking

Номер: US20120313647A1
Автор: Alan James Drake, Eren Kursun, Gary Dale Carpenter, Phillip John Restle
Принадлежит: International Business Machines Corp

A method and system for an infrastructure for performance-based chip-to-chip stacking are provided in the illustrative embodiments. A critical path monitor circuit (infrastructure) is configured to launch a signal from a launch point in a first layer, the first layer being a first circuit. The infrastructure is further configured to create an electrical path to a capture point. The signal is launched from the launch point in the first layer. A performance characteristic of the electrical path is measured, resulting in a measurement, wherein the measurement is indicative of a performance of the first layer when stacked with a second layer in a 3D stack without actually stacking the first and the second layers in the 3D stack, the second layer being a second circuit.

Подробнее
Номер записи: 77
13-12-2012 дата публикации

Device and method for testing semiconductor device

Номер: US20120317449A1
Автор: Jung Rae Kim
Принадлежит: SAMSUNG ELECTRONICS CO LTD

A device for testing a semiconductor memory device, the device including a code table that is configured to store at least a first received code and a second received code received via a host interface, a pattern generation engine that is configured to determine a third code based on at least one of the first and the second received codes stored in the code table and to output the third code, in response to a request to perform a test operation, received via the host interface, and a signal generation unit that is configured to generate control signals for testing the semiconductor memory device, based on the third code received from the pattern generation engine.

Подробнее
Номер записи: 78
03-01-2013 дата публикации

Refresh architecture and algorithm for non-volatile memories

Номер: US20130003451A1
Автор: Ferdinando Bedeschi, Roberto Gastaldi
Принадлежит: Micron Technology Inc

Methods and systems to refresh a non-volatile memory device, such as a phase change memory. In an embodiment, as a function of system state, a memory device performs either a first refresh of memory cells using a margined read reference level or a second refresh of error-corrected memory cells using a non-margined read reference level.

Подробнее
Номер записи: 79
03-01-2013 дата публикации

Estimating temporal degradation of non-volatile solid-state memory

Номер: US20130007543A1
Автор: David Scott Seekins, Mark Allen Gaertner, Ryan James Goss
Принадлежит: SEAGATE TECHNOLOGY LLC

Representative locations of a non-volatile, solid-state memory of an apparatus store characterization data. An event during which elapsed time is not measured by the apparatus is determined. In response to the event, temporal degradation of the non-volatile, solid-state memory during the event is estimated based on electrical characteristics of the representative locations.

Подробнее
Номер записи: 80
03-01-2013 дата публикации

Method of processing faults in a microcontroller

Номер: US20130007565A1
Автор: Dragos Davidescu, Vincent Onde
Принадлежит: STMICROELECTRONICS ROUSSET SAS

Embodiments described in the present disclosure relate to a method of processing faults in a control unit, the method including: upon each request for reading a datum in a first memory, received by a first interface circuit for accessing the first memory, calculating by means of the first interface circuit, a check word based on the datum read, if the check word calculated is different from a check word read in the memory in association with the datum read, activating an error signal by means of the first interface circuit, and sending the error signal to an output circuit of the control unit, without using any circuits of the control unit, likely to send a request to access the first memory.

Подробнее
Номер записи: 81
10-01-2013 дата публикации

Semiconductor device, adjustment method thereof and data processing system

Номер: US20130010515A1
Автор: Chikara Kondo, Naohisa Nishioka
Принадлежит: Elpida Memory Inc

A method includes preparing a chip-stack structure in which a first memory chip is stacked over a first main surface of a second memory chip, data electrodes of the first and second memory chips being electrically connected and a data signal outputted from the data electrode of the first memory chip being conveyed on a side of the second main surface of the second memory chip, accessing the first memory chip so that the data signal is outputted from the first memory chip and appears on the side of the second main surface of the second memory chip in first access time, accessing the second memory chip so that a data signal is outputted and appears on the side of the second main surface of the second memory chip in second access time, and setting output timing adjustment information into at least one of the first and second memory chips.

Подробнее
Номер записи: 82
10-01-2013 дата публикации

Method of Detecting Connection Defects of Memory and Memory Capable of Detecting Connection Defects thereof

Номер: US20130010558A1
Автор: Lien-Sheng Yang, Min-Chih Chang, Shih-Hsing Wang, Te-Yi Yu
Принадлежит: Individual

By inputting voltages to global word lines of a memory, and by detecting currents of corresponding global word lines, a relation function between the currents and the voltages can be generated, and connection defects on the global word lines can be determined according to various types of deviation of a relation curve corresponding to the relation function between the currents and voltages.

Подробнее
Номер записи: 83
17-01-2013 дата публикации

Detecting random telegraph noise induced failures in an electronic memory

Номер: US20130019132A1
Автор: Alex Shubat, Gurgen Harutyunyan, Hayk Grigoryan, Karen Amirkhanyan, Samvel Shoukourian, Tatevik Melkumyan, Valery Vardanian, Yervant Zorian
Принадлежит: Synopsys Inc

A method and system for testing an electronic memory. The method includes subjecting the electronic memory to a first test condition of a predetermined set of test conditions. The method also includes testing functionality of the electronic memory, a first plurality of times, for the first test condition using a predetermined test algorithm. The method further includes checking availability of a second test condition from the predetermined set of test conditions if the functionality of the electronic memory is satisfactory. Further, the method includes testing the functionality of the electronic memory, a second plurality of times, for the second test condition using the predetermined test algorithm if the second test condition is available. Moreover, the method includes accepting the electronic memory for use in a product if the functionality of the electronic memory is satisfactory.

Подробнее
Номер записи: 84
24-01-2013 дата публикации

Lifetime mixed level non-volatile memory system

Номер: US20130021846A1
Автор: G. R. Mohan Rao
Принадлежит: GREENTHREAD LLC

A flash controller for managing at least one MLC non-volatile memory module and at least one SLC non-volatile memory module. The flash controller is adapted to determine if a range of addresses listed by an entry and mapped to said at least one MLC non-volatile memory module fails a data integrity test. In the event of such a failure, the controller remaps said entry to an equivalent range of addresses of said at least one SLC non-volatile memory module. The flash controller is further adapted to determine which of the blocks in the MLC and SLC non-volatile memory modules are accessed most frequently and allocating those blocks that receive frequent writes to the SLC non-volatile memory module and those blocks that receive infrequent writes to the MLC non-volatile memory module.

Подробнее
Номер записи: 85
24-01-2013 дата публикации

Mechanisms for built-in self test and repair for memory devices

Номер: US20130021861A1
Автор: Saman M. I. Adham, Volodymyr SHVYDUN
Принадлежит: Taiwan Semiconductor Manufacturing Co TSMC Ltd

Mechanisms for self-testing and self-repairing memories are efficient in testing and repairing failed memory cells. The self-test-repair mechanisms are based on self-test results of failed bit map (FBM) data of the entire memories and enable early determination of non-repairable memories to prevent and limit wasting time and resources on non-repairable memories. The self-test-repair mechanisms also involve identifying candidates for column and row repairs and allow repeated repair cycles until either the memories are deemed irreparable or are fully repaired.

Подробнее
Номер записи: 86
31-01-2013 дата публикации

System and method for testing fuse blow reliability for integrated circuits

Номер: US20130027056A1
Автор: Michael Curtis Parris
Принадлежит: Tessera LLC

System and method for testing the reliability of a fuse blow condition. The fuse blow detection circuit includes a fuse circuit comprising a fuse having a first end coupled to ground. A common node is coupled to the second end of the fuse. A pre-charge circuit is coupled to the common node for pre-charging the common node to a pre-charged HIGH level. An inverter includes an inverter output and an inverter input, wherein the inverter input is coupled to the common node. A feedback latch is coupled between a voltage source and ground, and includes a latch input that is coupled to the inverter output and a latch output coupled to the common node. A test circuit is included that is coupled to the common node, wherein in a normal mode the test circuit adds strength to the feedback latch for purposes of maintaining the common node at the pre-charged HIGH level, such that in a test mode the feedback latch is weaker than in the normal mode for purposes of maintaining the common node at the pre-charged HIGH level.

Подробнее
Номер записи: 87
07-02-2013 дата публикации

Disguising test pads in a semiconductor package

Номер: US20130033284A1
Автор: Arie Frenklakh
Принадлежит: SanDisk Technologies LLC

A method of forming a semiconductor package is disclosed including disguising the test pads. Test pads are defined in the conductive pattern of the semiconductor package for allowing electrical test of the completed package. The test pads are formed in shapes such as letters or objects so that they are less recognizable as test pads.

Подробнее
Номер записи: 88
07-02-2013 дата публикации

Frequency-agile strobe window generation

Номер: US20130033946A1
Автор: Brian S. Leibowitz, Ely Tsern, Frederick A. Ware
Принадлежит: RAMBUS INC

The disclosed embodiments relate to components of a memory system that support frequency-agile strobe enable window generation during read accesses. In specific embodiments, this memory system contains a memory controller which includes a timing circuit to synchronize a timing-enable signal with a timing signal returned from a read path, wherein the timing signal includes a delay from the read path. In some embodiments, the timing circuit further comprises two calibration loops. The first calibration loop tracks the timing-enable signal with respect to a cycle-dependent delay in the delay, wherein the cycle-dependent delay depends on a frequency of the strobe signal. The second calibration loop tracks the timing-enable signal with respect to a cycle-independent delay in the delay, wherein the cycle-independent delay does not depend on the frequency of the strobe signal. In some embodiments, the first calibration loop and the second calibration loop are cascaded.

Подробнее
Номер записи: 89
07-02-2013 дата публикации

Testing memory subsystem connectivity

Номер: US20130036255A1
Автор: Anthony Fai, Nicholas Seroff, Nir Jacob Wakrat
Принадлежит: Apple Inc

In one implementation, a memory subsystem includes a plurality of non-volatile memory dies, a memory controller that is communicatively connected to each of the non-volatile memory dies over one or more first busses, a host interface through which the memory controller communicates with a host over a second bus, and a joint test action group (JTAG) interface through which the host performs a boundary scan of the memory subsystem including, at least, the non-volatile memory dies and the memory controller. The memory subsystem can be configured to be a subunit of a board-level memory device that includes the host.

Подробнее
Номер записи: 90
21-02-2013 дата публикации

Dram repair architecture for wide i/o dram based 2.5d/3d system chips

Номер: US20130044554A1
Автор: Sandeep Kumar Goel, Tze-Chiang HUANG
Принадлежит: Taiwan Semiconductor Manufacturing Co TSMC Ltd

A 2.5D or 3D repair architecture includes a logic die, and a memory die. In the 2.5D architecture, the logic die and memory die are mounted on an interposer. In the 3D architecture, the memory die is mounted on the logic die. The logic has a control logic wrapped with a processor wrapper. The processor wrapper enables testing components of the control logic. The control logic further comprises a wide input/output controller, a built-in-repair analyzer (BIRA), and a repair controller. A method utilizing the repair architecture provides for repairing failed columns and rows of a memory device.

Подробнее
Номер записи: 91
21-02-2013 дата публикации

Error indicator from ecc decoder

Номер: US20130047045A1
Автор: Anthony D. Weathers, Richard D. Barndt, Xinde Hu
Принадлежит: Stec Inc

The subject disclosure provides a method for generating a read-level error signal, comprising, correcting a plurality of bits read from a flash memory, determining a first error rate of a first error type corrected in the bits and determining a second error rate of a second error type corrected in the bits. In certain aspects, methods of the subject technology further provides steps for comparing the first error rate with the second error rate and generating a read-level error signal based on the comparison of the first error rate and the second error rate. A decoder and flash storage device are also provided.

Подробнее
Номер записи: 92
21-02-2013 дата публикации

Dram test architecture for wide i/o dram based 2.5d/3d system chips

Номер: US20130047046A1
Автор: Sandeep Kumar Goel
Принадлежит: Taiwan Semiconductor Manufacturing Co TSMC Ltd

A 2.5D or 3D test architecture includes a logic die, and a memory die. In the 2.5D architecture, the logic die and memory die are mounted on an interposer. In the 3D architecture, the memory die is mounted on the logic die. The logic die includes a control logic wrapped with a processor wrapper. The processor wrapper enables testing components of the control logic. The memory die is also mounted on the interposer. The memory die includes dynamic random access memory and channel selection/bypass logic. The control logic is coupled to the dynamic random access memory via the channel selection/bypass logic, the channel selection/bypass logic being controlled by the processor wrapper.

Подробнее
Номер записи: 93
28-02-2013 дата публикации

High speed multiple memory interface i/o cell

Номер: US20130049799A1
Автор: Cheng-Gang Kong, Dharmesh Bhakta, Hong-Him Lim, Todd Randazzo
Принадлежит: LSI Corp

A calibration circuit includes an amplifier, a current steering digital-to-analog converter (DAC), a comparator, a slew calibration network, and an on-die termination (ODT) network. The amplifier generally has a first input, a second input, and an output. The first input generally receives a reference signal. The current steering digital-to-analog converter (DAC) generally has a first input coupled to the output of the amplifier, a first output coupled to the second input of the amplifier, and a second output coupled to a circuit node. The comparator generally has a first input receiving the reference signal, a second input coupled to the circuit node, and an output at which an output of the calibration circuit may be presented. The slew calibration network is generally coupled to the circuit node and configured to adjust a slew rate of the calibration circuit. The on-die termination (ODT) network is generally coupled to the circuit node.

Подробнее
Номер записи: 94
28-02-2013 дата публикации

Data transmission circuit and semiconductor memory device including the same

Номер: US20130051163A1
Автор: Tsuyoshi Koike
Принадлежит: Panasonic Corp

The data transmission circuit includes: a plurality of local bit line pairs through which data is read simultaneously; a plurality of voltage change detection circuits provided for the plurality of local bit line pairs; a global bit line pair; a plurality of column selection circuits configured to select one of the local bit line pairs and connect the selected local bit line pair to the global bit line pair; and a sense amplifier connected to the global bit line pair. The sense amplifier is controlled by a sense amplifier activation signal to which the outputs of the plurality of voltage change detection circuits are connected, whereby the voltage of a selected read data line pair is amplified using discharge of a non-selected read data line pair, to achieve high-speed read.

Подробнее
Номер записи: 95
28-02-2013 дата публикации

Network-capable raid controller for a semiconductor storage device

Номер: US20130054870A1
Автор: Byungcheol Cho
Принадлежит: Individual

Embodiments of the present invention provide a network-capable RAID controller for a storage device of a serial attached small computer system interface/serial advanced technology attachment (PCI-Express) type that supports a low-speed data processing speed for a host. Specifically, embodiments of this invention provide a network-capable RAID controller coupled to one or more (i.e., a set of) semiconductor storage devices (SSDs). Among other components, the network-capable RAID controller comprises an input/output (I/O) controller coupled to a network interface. The network interface allows the network-capable RAID controller to communicate with an external network.

Подробнее
Номер записи: 96
28-02-2013 дата публикации

Verification of soc scan dump and memory dump operations

Номер: US20130055023A1
Автор: Andrew K. Chong, Heon Cheol Paul Kim
Принадлежит: Apple Inc

Techniques are disclosed for verifying memory dump operations and scan dump operations. A memory specification is analyzed and parsed to generate a script for performing a memory dump operation. To verify the memory dump operation, first, a set of values are written to one or more memories of a SoC. Next, the script is executed to perform the memory dump operation, and then an output bitstream from the operation is compared to the set of values. The scan dump operation involves taking a snapshot of a model of a SoC in an emulator. A scan dump operation is performed, and an output bitstream from the operation is compared to the snapshot. The memory and scan dump operations are invoked using commands in a first language, and the commands are translated into a second language to perform the operations.

Подробнее
Номер записи: 97
28-02-2013 дата публикации

System and method of copying data

Номер: US20130055047A1
Автор: Eran Sharon, Idan Alrod
Принадлежит: SanDisk Technologies LLC

A method of copying data includes receiving a command instructing copying of data from a source location in the memory die to a destination location in the memory die. The method includes determining if a criterion is met, including comparing a predefined parameter to a dynamic threshold. In response to determining that the criterion is met, the method includes executing the copying by moving the data from the source location in the memory die to the controller die and, after moving the data to the controller die, moving an error-corrected version of the data from the controller die to the destination location in the memory die. In response to determining that the criterion is not met, the method includes executing the copying by moving the data inside the memory die source location to the destination location without moving the data to the controller die.

Подробнее
Номер записи: 98
14-03-2013 дата публикации

Flash memory storage device and method of judging problem storage regions thereof

Номер: US20130067142A1
Автор: Chiang-Chang Hsien, Chih-Ming Hsu, Kuo-Chung Liao, Yen-Hsin Liu, Young-Joon Choi, Yun-Hui Wang
Принадлежит: A Data Technology Suzhou Co Ltd

A method of judging problem storage regions adapted for a flash memory storage device includes steps of: sending a writing order to a flash memory chip for writing a written data to an appointed storage paging; when the flash memory chip beginning writing the written data to the appointed storage paging, getting the first time; when the flash memory chip finishing writing the written data to the appointed storage paging, getting the second time; calculating a writing time according to the first time and the second time; if the writing time not coincident with a standard value, then labeling the appointed storage paging as a problem storage region and copying the written data to a backup paging; updating a Mapping Table.

Подробнее
Номер записи: 99
14-03-2013 дата публикации

Disk array device and disk array device control method

Номер: US20130067165A1
Автор: Atsushi IGASHIRA, Chikashi Maeda, Hidejirou Daikokuya, Kazuhiko Ikeuchi, Kenji Kobayashi, Norihide Kubota, Ryota Tsukahara, Takeshi Watanabe
Принадлежит: Fujitsu Ltd

A disk array device includes hard disks from which RAID groups are configured. Therein, a volume setting unit sets one or more used areas. A data check control unit determines, on the basis of the state into which the used areas have been set, which areas in the RAID groups are subject to a diagnosis. A data check execution unit that executes a cyclical diagnosis on the areas determined, by the data check control unit, to be those subject to a diagnosis.

Подробнее
Номер записи: 100