Super junction device and manufacturing method thereof

具体实施方式

如图3所示，是本发明第一实施例超结器件的结构示意图；本发明第一实施例超结器件包括：

在所述半导体衬底201中形成有超结结构，所述超结结构由多个第一导电类型柱和第二导电类型柱203交替排列形成，超结单元由一个所述第一导电类型柱和相邻的一个所述第二导电类型柱203组成。

本发明第一实施例中，所述半导体衬底201包括硅衬底。通常，在所述半导体衬底201的表面形成有第一导电类型外延层202，所述第一导电类型柱由所述第二导电类型柱203之间的所述第一导电类型外延层202组成。

在所述第二导电类型柱203的底部表面和所述半导体衬底201的顶部表面之间的间距为5微米以上，一般设定为5微米～10微米，用以改善器件的体二极管特性。

图3中仅显示了超结器件的位于有源区中的结构，超结器件的位于有源区中的结构包括：

平面栅结构，形成在各所述第一导电类型柱的顶部，所述平面栅结构由第一栅介质层206和第一栅极导电材料层207叠加而成。两个所述平面栅结构各控制一个导电沟道。

同一原胞内具有两个所述平面栅结构，两个所述平面栅结构的所述第一栅介质层206之间设置有第二栅介质层206a。

各所述平面栅结构的第一侧面靠近所述第二导电类型柱203，各所述平面栅结构的第二侧面靠近所述第一导电类型柱的中间区域。

图3中，所述超结单元步进和所述原胞的步进相同，一个所述超结单元的宽度范围内形成有一个所述原胞，例如：在两个所述第二导电类型柱203的中间位置之间的区域范围内形成有一个所述原胞，显然，一个所述原胞中包括两个对称的所述平面栅结构，而两个所述平面栅结构之间则设置有所述第二栅介质层206a。

本发明第一实施例中，在各所述原胞中，所述平面栅结构呈整体结构，在所述第二栅介质层206a的表面上形成有第二栅极导电材料层，所述第二栅极导电材料层由两侧的所述第一栅极导电材料层207延伸而成。图3中，所述第二栅极导电材料层也采用标记207标出，和所述第一栅极导电材料层207的区别仅在于所述第二栅极导电材料层是位于所述第二栅介质层206a的上方包括侧面和顶部表面上。

在一些较佳实施例中，所述第一栅介质层206包括栅氧化层。

所述第一栅极导电材料层207包括多晶硅栅。

第二阱区2042，由以所述平面栅结构的第一侧面为自对准条件的第二导电类型的离子注入区经过退火处理后组成；所述第二阱区2042在退火处理的作用下横向扩散到所述平面栅结构的底部区域。所述第二阱区2042在退火处理的作用下也同时会向下纵向扩散。

沟道区由被所述平面栅结构覆盖所述第二阱区2042组成，所述第二阱区2042和所述平面栅结构之间的自对准结构用于提高器件的一致性。图3中，沟道区的长度采用Lc表示，所述沟道区的也为图3中沟道长度Lc对应的两根直线之间的所述第二阱区2042。所述沟道区的表面反型后会形成导电沟道。

第一导电类型掺杂的漂移区的表面部分位于所述沟道区之间，所述第二栅介质层206a覆盖在所述漂移区部分表面上，所述第二栅介质层206a的厚度大于所述第一栅介质层206的厚度，用于降低器件的栅漏电容。图3所示的本发明第一实施例中，所述漂移区由所述沟道区之间的所述第一导电类型柱以及所述第一导电类型柱底部的所述第一导电类型外延层202组成。

由于所述第二阱区2042受到和所述平面栅结构自对准的限制，使得所述第二阱区2042的结深较浅，如果单独采用所述第二阱区2042作为体区204，则会产生较大漏电，这种情形仅在对漏电要求不高的场合适用。

较佳选择为，为了降低漏电，本发明第一实施例的所述超结器件的位于所述有源区中的结构还包括：

第一阱区2041，由形成于各所述第二导电类型柱203顶部的第二导电类型的离子注入区组成，所述第一阱区2041的形成区域通过光刻定义。

在横向上，所述第一阱区2041和所述平面栅结构的第一侧面之间具有间距、所述第一阱区2041和所述平面栅结构的第一侧面之间对齐或者所述第一阱区2041会延伸到所述平面栅结构的底部。图3中，显示所述第一阱区2041和所述平面栅结构之间具有交叠。

体区204由所述第一阱区2041和所述第二阱区2042纵向叠加而成，所述第一阱区2041的结深大于所述第二阱区2042的结深以及所述第一阱的掺杂浓度小于所述第二阱区2042的掺杂浓度，用于降低器件的漏电流。图3中，所述第一阱区2041也采用P1表示以及所述第二阱区2042也采用P2表示。

本发明第一实施例中，所述第一阱区2041是通过光刻定义加离子注入再加退火推进形成，退火推进完成后，至少保证：在横向上，所述第一阱区2041至少覆盖所述第二导电类型柱203的中心位置以及所述第一阱区2041位于所述第二导电类型柱203的中心位置两侧的宽度为0.2微米以上；或者，所述第一阱区2041覆盖所述第二导电类型柱203的宽度为1微米～2微米以上。

在纵向上，所述第一阱区2041的深度为1微米～2微米；或者，所述第一阱区2041的深度为2微米以上。

在所述半导体衬底201表面上形成有介质保护环(未显示)，所述介质保护环将过渡区和终端区覆盖以及将所述有源区打开，所述介质保护环所围区域为所述有源区，所述过渡区环绕在所述有源区的周侧，所述终端区环绕在所述过渡区的周侧。

本发明第一实施例中，所述第二栅介质层206a和所述介质保护环的工艺结构相同，所述第二栅介质层206a和所述介质保护环同时形成。所述第二栅介质层206a和所述介质保护环的工艺结构相同包括了所述第二栅介质层206a和所述介质保护环的材料相同如都为氧化层，且经历了相同的工艺过程如都经历了热氧化工艺以及光刻和刻蚀工艺。在其他一些实施例中也能为：所述第二栅介质层206a和所述介质保护环的工艺结构互相独立。所述第二栅介质层206a和所述介质保护环的工艺结构互相独立包括：所述第二栅介质层206a和所述介质保护环的材料不同，这样二者需要采用不同的工艺分别形成；或者为，所述第二栅介质层206a和所述介质保护环的材料相同，但是形貌或厚度不同，二者需要具有不同的形成工艺。

本发明第一实施例中，所述第二栅介质层206a的侧面为垂直侧面，所述第二栅介质层206a和所述介质保护环在材料层沉积后采用干法刻蚀即可实现具有垂直侧面的结构。

所述有源区包括了所述介质保护环所围绕区域的所述超结结构，由于所述第一阱区2041会从所述有源区的表面向下延伸，当所述第一阱区2041的位于所述有源区表面的掺杂浓度较高时，有可能对位于所述有源区表面的所述第二阱区2042产生不利影响，最后会影响所述沟道区的尺寸和掺杂浓度的一致性。为此，在一些较佳实施例中还能进一步包括：

当所述第一阱区2041的深度为1微米～2微米时，所述介质保护环采用由热氧化工艺形成的热氧化层组成或者采用由热氧化工艺形成的热氧化层以及沉积工艺形成的沉积介质层叠加而成，所述介质保护环的热氧化层使所述半导体衬底201的表面产生消耗，在所述有源区的所述介质保护环去除过程中将所述第一阱区2041表面区域去除，所述第一阱区2041的被去除的表面区域的掺杂浓度高于底部保留区域的掺杂浓度，用于提高器件的一致性。

当所述第一阱区2041的深度为2微米以上时，所述介质保护环采用由热氧化工艺形成的热氧化层组成或者采用由热氧化工艺形成的热氧化层以及沉积工艺形成的沉积介质层叠加而成或者采用由沉积工艺形成的沉积介质层组成，所述介质保护环的沉积介质层使器件的热过程减少，以降低器件的比导通电阻。

在所述有源区中还形成有抗JFET区205，所述抗JFET区205由以所述介质保护环和所述第二栅介质层206a为自对准条件为自对准条件对所述有源区全面第一导电类型离子注入形成在所述超结结构表面的第一导电类型的离子注入区组成；

所述抗JFET区205用于提高第一导电类型掺杂区的第一导电类型掺杂浓度，用降低JFET效应。

所述抗JFET区205同时在第二导电类型掺杂区用于实现对所述有源区表面区域的所述第一阱区2041的第二导电类型掺杂杂质进行补偿，以降低所述第一P阱对所述有源区表面区域的第二导电类型掺杂的影响，使所述沟道区的第二导电类型掺杂由所述第二阱区2042确定。

由于所述有源区中包括了超结结构，超结结构包括了所述第一导电类型柱和所述第二导电类型柱203，超结结构使得所述有源区表面分布具有第一导电类型掺杂区和第二导电类型掺杂区；在所述有源区表面形成所述第一阱区2041后，会增加所述有源区表面的第二导电类型掺杂区。在所述第一阱区2042形成之前，所述抗JFET区205能将第二导电类型掺杂区全部反型为第一导电类型，显然，能消除所述第一阱区2041的表面区域对所述沟道区的不利影响，从提升器件的一致性。

在所述体区204表面形成有第一导电类型重掺杂的源区208，所述源区208和所述平面栅结构的第一侧面自对准。

在所述过渡区中形成有第二导电类型环，所述第一阱区2041和所述第二导电类型环的工艺结构相同。

本发明第一实施例中，所述超结器件包括超结MOSFET。其他实施例中也能为：或者，所述超结器件为超结IGBT。

由图3所示，所述超结器件的正面结构还包括：

层间膜209，穿过所述层间膜209的接触孔210；位于所述源区208顶部的所述接触孔210的底部还形成有由第二导电类型重掺杂区组成的体接触区211，使所述体区204通过所述体接触区211和所述源区208一起连接到顶部的所述接触孔210。

由正面金属层212图形化形成源极金属和栅极金属。

所述超结器件的背面结构包括：

对所述半导体衬底201进行减薄，之后形成漏区；所述漏区由重掺杂的所述半导体衬底201减薄后直接形成，或者，所述漏区由所述半导体衬底201减薄后通过第一导电类型重掺杂的背面离子注入形成。

在漏区背面形成有背面金属层213，由背面金属层213组成漏极。

本发明第一实施例中，所述超结器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：所述超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。

和现有技术中，沟道区是通过光罩定义的离子注入区组成不同，本发明第一实施例的沟道区是采用和平面栅结构自对准的第二阱区2042组成，由于第二阱区2042和平面栅结构是自对准的，第二阱区2042不需要采用光罩定义，故能消除光刻工艺对图形宽度以及光刻套准对图形位置的影响，也即第二阱区2042形成的沟道区的长度不会受到阱区对应的光刻工艺以及光刻套准精度的影响，同样，沟道区的长度也不会受到多晶硅栅的光刻和刻蚀工艺以及光刻套准精度的影响，这样能提升沟道区的长度一致性，也能提升器件导通电阻的一致性以及阈值电压的一致性，还能提升Cgs的一致性，最后能大大改善器件的一致性。

另外，如果单独采用和平面栅结构自对准的第二阱区2042作为整个体区204时，由于第二阱区2042的形成工艺会受到平面栅结构的限制，使得单独采用第二阱区2042形成的体区204的深度较浅，器件漏电会较大；为此，本发明第一实施例还能在第二阱区2042的基础栅结合在平面栅结构之前采用光罩形成的第一阱区2041来一起组成体区204，这样能利用第二阱区2042的来提升器件的一致性，而利用第一阱区2041的较深结深以及缓变结构来降低器件的漏电流。

另外，第一阱区2041引入体区204后，第一阱区2041会从有源区的表面一直往下延伸，这样位于有源区表面的第一阱区2041就有可能作为沟道区的组成部分，从而影响沟道区的长度并最后影响器件的一致性，为解决该引入的新问题，本发明增加在有源区中全面注入的抗JFET区205，由于抗JFET区205仅位于有源区的表面是和第一阱区2041掺杂类型相反的第一导电类型掺杂，故会对第一阱区2041的表面区域的第二导电类型掺杂杂质进行补偿，通常，抗JFET区205的掺杂浓度会大于第一阱区2041的表面区域的掺杂浓度，故在第二阱区2042形成之前，抗JFET区205会使得有源区中的第二导电类型掺杂区表面都反型为第一导电类型掺杂，从而使得整个有源区的表面都为第一导电类型掺杂，这样能消除第一阱区2041的引入对沟道区的长度和掺杂浓度的不利影响，使得器件的一致性包括沟道长度的一致性和阈值电压的一致性都得到提升。

沟道区之间的区域为N型掺杂且是作为漂移区的表面部分，由于厚度较厚的第二栅介质层206a会设置在漂移区的部分表面上方，故能减少平面栅结构和漂移区之间的电容从降低Cgd，这样能提高器件工作频率，实现快速超结器件。

同时，Cgd的大小还和位于沟道区之间的漂移区的宽度相关，在第二阱区2042和原胞中的平面栅结构的第一侧面自对准的条件下，平面栅结构和沟道区之间的漂移区的交叠区的宽度仅和原胞中的两个平面栅结构的宽度相关，平面栅结构的宽度则受到平面栅结构的光刻和刻蚀工艺影响，平面栅结构的光刻套准精度并不会影响到沟道区之间被平面栅结构所覆盖的漂移区的宽度，也即消除了现有技术中平面栅结构和沟道区之间的漂移区的交叠区的宽度还要受到平面栅结构的光刻套刻精度以及第二阱区的尺寸和套刻精度的影响，故器件的Cgd的一致性也得到大幅度改善。

另外，本发明第一实施例的第一阱区2041在结深较小时还能通过热氧化层如形成介质保护环的热氧化层来去除第一阱区2041的较高掺杂浓度的表面区域，从而降低第一阱区2041的较高掺杂浓度的表面区域对沟道区的不利影响，进一步提升器件的一致性。

本发明第一实施例的第一阱区2041的结深较深时，利用较深的结深来使整个第一阱区2041的掺杂浓度变缓，这样第一阱区2041的表面区域的掺杂浓度也会降低，从而能降低第一阱区2041的的表面区域对沟道区的不利影响，进而提升器件的一致性。

本发明第一实施例还采用了特殊的栅极结构，使得沟道区外的Si区域即所述第一导电类型柱上，漂移区和栅极之间的氧化膜即所述第二栅介质层206a的厚度明显高于栅氧化膜即所述第一栅介质层206，从而降低了Cgd，对于N型器件，该Cgd的大小主要和器件栅极之下的N型区域的宽度有关，通过第二阱区2042的自对准，多晶硅栅即所述第一栅极导电材料层207和N型区域的交叠(overlap)宽度也只与多晶硅栅的宽度变化有关，消除了现有技术中还要受到多晶硅栅光刻的套刻精度，以及Pwell的尺寸和套刻精度的影响，因此也大幅改善了一致性。

本发明第一实施例中，第一阱区2041的设定，在工艺上在多晶硅栅之前形成，可以根据工艺的需要通过调整注入能量和退火温度和时间，得到不同的深度，通常第一阱区2041加大深度，并使得杂质浓度缓变可以降低器件的漏电流Ids。同时，因为该第一阱区2041的杂质浓度可以设计得比较低，特别是通过设计利用热氧化膜来制造保护环氧化膜，该过程会把较多的第一阱区2041的P型杂质吸附到氧化膜和Si的界面，并把较高浓度的表面P型杂质浓度会被耗尽掉，只有被推入较深位置的P型杂质保留下来，这样也进一步提升了器件的一致性。

如图4所示，是本发明第二实施例超结器件的结构示意图；本发明第二实施例超结器件和本发明第一实施例超结器件的区别之处为：

本发明第二实施例中，在各所述原胞中，所述平面栅结构呈分栅结构，在所述第二栅介质层206a的表面上没有形成导电材料层且所述第二栅介质层206a的表面被层间膜209直接覆盖，所述第二栅介质层206a两侧的所述第一栅极导电材料层207具有间隔。和本发明第一实施例相比，本发明第二实施例能进一步减小器件的寄生电容。

如图5所示，是本发明第三实施例超结器件的结构示意图；本发明第三实施例超结器件和本发明第一实施例超结器件的区别之处为：

本发明第三实施例中，在各所述原胞中，所述平面栅结构呈分栅结构，在所述第二栅介质层206a的表面上形成有第二栅极导电材料层207a，所述第二栅极导电材料层和两侧的所述第一栅极导电材料层207具有间隔，所述第二栅极导电材料层207a和源极连接或者所述第二栅极导电材料层207a为浮置结构。所述第二栅极导电材料层207a和源极连接时，就成为一个源极场板。无论所述所述第二栅极导电材料层207a作为源极场板，还是浮置结构，都能进一步降低Cgd(边缘部分的)，并提升器件原胞的BVdss或者可靠性。图5中，所述第二栅极导电材料层单独用标记207a表示。

如图6所示，是本发明第四实施例超结器件的结构示意图；本发明第四实施例超结器件和本发明第一实施例超结器件的区别之处为：

本发明第四实施例中，所述第二栅介质层206b具有倾斜侧面，虽然，所述介质保护环没有显示，所述介质保护环也具有倾斜侧面。所述第二栅介质层206b和所述介质保护环在材料层沉积后采用干法刻蚀再加湿法刻蚀即可实现具有倾斜侧面的结构。图6中，具有倾斜侧面的所述第二栅介质层单独用标记206b标出。图6所示结构中，所述第二栅介质层206b能兼容终端区域对这个厚氧化膜的形貌的可能要求。

如图7所示，是本发明第五实施例超结器件的结构示意图；本发明第五实施例超结器件和本发明第四实施例超结器件的区别之处为：

本发明第五实施例中，在各所述原胞中，所述平面栅结构呈分栅结构，在所述第二栅介质层206b的表面上没有形成导电材料层且所述第二栅介质层206b的表面被层间膜209直接覆盖，所述第二栅介质层206b两侧的所述第一栅极导电材料层207具有间隔。和本发明第四实施例相比，本发明第五实施例能进一步减小器件的寄生电容。

如图8所示，是本发明第一实施例超结器件的制造方法的流程图；图8中采用光罩层次来表示各步骤。如图9A至图9E所示，是本发明第一实施例超结器件的制造方法各步骤中的器件结构示意图；本发明第一实施例超结器件的制造方法包括如下步骤：

首先、进行步骤S201，步骤S201用于形成第零层标记(Zero Mark)，需要采用光刻(photo)加刻蚀(etch)工艺形成，图8中，步骤S201也采用Zero photo&etch表示。

步骤一、如图9A所示，在所述半导体衬底201中形成超结结构，所述超结结构由多个第一导电类型柱和第二导电类型柱203交替排列形成，超结单元由一个所述第一导电类型柱和相邻的一个所述第二导电类型柱203组成。

本发明第一实施例方法中，所述半导体衬底201包括硅衬底。通常，在所述半导体衬底201的表面形成有第一导电类型外延层202，所述第一导电类型柱由所述第二导电类型柱203之间的所述第一导电类型外延层202组成。

在所述第二导电类型柱203的底部表面和所述半导体衬底201的顶部表面之间的间距为5微米以上，一般设定为5微米～10微米，用以改善器件的体二极管特性。

本发明第一实施例方法中，所述第二导电类型柱203采用沟槽(trench)刻蚀加沟槽填充工艺形成，图8中的步骤S202对应于步骤一，图8中，步骤S202也采用Trench photo&etch表示。

本发明第一实施例方法中，如图9A所示，步骤一完成后还包括如下形成第一阱区2041的步骤：

采用光刻工艺形成光刻胶301的图形定义出所述第一阱区2041的形成区域，所述第一阱区2041位于所述有源区中的所述第二导电类型柱203的顶部。

进行第二导电类型离子注入形成所述第一阱区2041。

对所述第一阱区2041进行退火推进；在横向上，退火推进后的所述第一阱区2041和所述平面栅结构的的第一侧面之间具有间距、所述第一阱区2041和所述平面栅结构的第一侧面之间对齐或者所述第一阱区2041会延伸到所述平面栅结构的底部。

在横向上，所述第一阱区2041至少覆盖所述第二导电类型柱203的中心位置以及所述第一阱区2041位于所述第二导电类型柱203的中心位置两侧的宽度为0.2微米以上；或者，所述第一阱区2041覆盖所述第二导电类型柱203的宽度为1微米～2微米以上。

在纵向上，所述第一阱区2041的深度为1微米～2微米；或者，所述第一阱区2041的深度为2微米以上。

较佳为，在所述过渡区中形成有第二导电类型环，所述第一阱区2041和所述第二导电类型环采用相同的工艺同时形成。以N型器件为例，所述第二导电类型环为P型环(pring)。图8中的步骤S203对应于P型环和所述第一阱区2041的形成工艺，图8中，步骤S203也采用Pring photo&IMP表示，IMP表示离子注入。在其他实施例中也能为：所述第二导电类型环和所述第一阱区2041分开形成；或者，同时取消所述第二导电类型环和所述第一阱区2041的形成工艺；或者，单独取消所述第一阱区2041的形成工艺，保留所述第二导电类型环的形成工艺。

步骤二、在所述半导体衬底201上定义出有源区。

本发明第一实施例方法中，步骤二包括如下分步骤：

如图9B所示，在所述半导体衬底201表面上形成介质保护环的材料层(Gfield)303。

光刻定义出所述有源区的形成区域。

如图9C所示，对所述介质保护环的材料层303进行刻蚀形成所述介质保护环，所述介质保护环将过渡区和终端区覆盖以及将所述有源区打开，所述介质保护环所围区域为所述有源区，所述过渡区环绕在所述有源区的周侧，所述终端区环绕在所述过渡区的周侧。

本发明第一实施例方法中，第二栅介质层206a和所述介质保护环的工艺结构相同，所述第二栅介质层206a和所述介质保护环同时形成，形成所述介质保护环的材料层之后，如图9C所示，在光刻工艺中同时定义出所述第二栅介质层206a的形成区域，刻蚀之后，所述有源区中仅所述第二栅介质层206a的形成区域的所述介质保护环的材料层保留并由保留的所述介质保护环的材料层作为所述第二栅介质层206a。

在其他实施例方法中也能为：所述第二栅介质层206a和所述介质保护环的工艺结构互相独立。

图9C对于的刻蚀工艺仅采用干法刻蚀，这样最后形成的所述第二栅介质层206a的侧面为垂直侧面。在图3、图4和图5对应的本发明第一实施例超级器件、本发明第二实施例超结器件和本发明第三实施例超结器件中，都采用图9C所示的所述第二栅介质层206a。

在一些实施例方法中也能为：图9C对应的刻蚀工艺会在干法刻蚀完成后，增加一次湿法刻蚀，这样就会形成图6和图7中所示的具有倾斜侧面的所述第二栅介质层206b，这种工艺适用于形成图6和图7对应的本发明第四实施例超级器件和本发明第五实施例超结器件。

图9A中，表面302表示所述有源区的表面。在所述第一阱区2041的深度为1微米～2微米时，在靠近表面302附近，所述第一阱区2041的掺杂浓度较高。在这种情形下，在一些较佳实施例中，采用如下方法去除所述第一阱区2041的表面较高掺杂浓度，包括：所述介质保护环采用由热氧化工艺形成的热氧化层组成或者采用由热氧化工艺形成的热氧化层以及沉积工艺形成的沉积介质层叠加而成，所述介质保护环的热氧化层使所述半导体衬底201的表面产生消耗。如图9B所示，表面304位所述介质保护环的材料层303的底部表面，显然，所述表面304位于表面302之下，表面302至表面304之间的所述半导体衬底201的材料被氧化，这样所述第一阱区2041的表面区域2041a也即被氧化。

在所述有源区的所述介质保护环去除过程中将所述第一阱区2041表面区域2041a去除，所述第一阱区2041的被去除的表面区域2041a的掺杂浓度高于底部保留区域的掺杂浓度，用于提高器件的一致性。图9C中，显示了所述有源区的表面降低到表面304。

在其他一些较佳实施例中也能为：当所述第一阱区2041的深度为2微米以上，经过扩散推进后，图9A中，在靠近表面302附近，所述第一阱区2041的掺杂浓度会变淡。此时，所述介质保护环采用由热氧化工艺形成的热氧化层组成或者采用由热氧化工艺形成的热氧化层以及沉积工艺形成的沉积介质层叠加而成或者采用由沉积工艺形成的沉积介质层组成，所述介质保护环的沉积介质层使器件的热过程减少，以降低器件的比导通电阻。也即，这种情形下，所述介质保护环的材料层303有多种形成工艺供选择，例如当所述介质保护环的材料层303全部采用沉积介质层时，会使器件的热过程减少，这样能降低器件的比导通电阻。

图8中的步骤S204对应于步骤二，由于步骤二的光罩主要涉及介质保护环的材料层303即Gfield的光刻和刻蚀，故图8中，步骤S204也采用Gfield photo&etch表示。

如图9D所示，本发明第一实施例方法中，在步骤二完成后以及进行步骤三之前，包括如下形成抗JFET区205的步骤：

以所述介质保护环和所述第二栅介质层206a为自对准条件对所述有源区进行全面第一导电类型离子注入形成所述抗JFET区205。

所述抗JFET区205用于提高第一导电类型掺杂区的第一导电类型掺杂浓度，用降低JFET效应。

所述抗JFET区205同时在第二导电类型掺杂区用于实现对所述有源区表面区域的所述第一P阱的第二导电类型掺杂杂质进行补偿，以降低所述第一P阱对所述有源区表面区域的第二导电类型掺杂的影响，使所述沟道区的第二导电类型掺杂由后续的第二阱区2042确定。

由图9D所示可知，由于所述第一阱区2041的宽度大于所述第二导电类型柱203的宽度，故所述有源区的表面区域的第二导电类型掺杂区为所述第一阱区2041的表面区域，所述有源区的表面区域的第一导电类型掺杂区为所述第一阱区2041之间的所述第一导电类型柱的表面区域。所述抗JFET区205形成后，所述抗JFET区205将第二导电类型掺杂区的表面都反型为第一导电类型掺杂，这样整个所述有源区的表面区域都为第一导电类型掺杂，以N型器件为例，所述抗JFET区205形成之后，所述有源区的表面都为N型掺杂，就能防止有源区的P型掺杂对沟道区的一致性产生不利影响。

图8中的步骤S205对应于所述抗JFET区205的形成步骤，图8中，步骤S205也采用JFET IMP表示。和图2对应的流程图相比可知，本发明第一实施例方法对JFET IMP在流程上做了改动，JFET IMP不在需要采用光罩定义，故将步骤S205位于光罩流程之外。

步骤三、如图9E所示，在所述有源区中形成平面栅结构，各所述平面栅结构形成在各所述第一导电类型柱的顶部；所述平面栅结构由第一栅介质层206和第一栅极导电材料层207叠加而成。

同一原胞内具有两个所述平面栅结构，两个所述平面栅结构的所述第一栅介质层206之间设置有第二栅介质层206a。

各所述平面栅结构的第一侧面靠近所述第二导电类型柱203，各所述平面栅结构的第二侧面靠近所述第一导电类型柱的中间区域。

本发明第一实施例方法中，所述第一栅介质层206包括栅氧化层。

所述第一栅极导电材料层207包括多晶硅(poly)栅。

形成所述平面栅结构包括如下分步骤：

如图9E所示，在整个所述半导体衬底201的表面上方依次形成所述第一栅介质层206和所述第一栅极导电材料层207

如图9F所示，光刻定义出所述平面栅结构的形成区域，之后进行刻蚀形成所述平面栅结构。图9F中，所述平面栅结构之间的所述第二栅介质层206a表面的所述第二栅极导电材料层也被同时形成，所述第二栅极导电材料层位于所述第一栅极导电材料层207的延伸结构。这样，在各所述原胞中，所述平面栅结构呈整体结构。最后能形成图3所示的本发明第一实施例超结器件。

如果要形成图4所示的本发明第二实施例超结器件，则需要在光刻定义中将所述第二栅介质层206a顶部区域全部打开，这样刻蚀后，在所述第二栅介质层206a的表面不存在导电材料层；这样在各所述原胞中，所述平面栅结构呈分栅结构。

如果要形成图5所示的本发明第三实施例超结器件，则需要在光刻定义中将所述第二栅介质层206a也图形化，这样刻蚀后，在所述第二栅介质层206a的表面形成图5所示的和所述第一栅极导电材料层207不连接的所述第二栅极导电材料层207a；这样在各所述原胞中，所述平面栅结构呈分栅结构。

结合所述第二栅介质层206b的形成工艺以及所述平面栅结构的形成工艺，也能得到形成图6所示的本发明第四实施例超结器件和图7所示的本发明第五实施例超结器件的工艺组合。

图8中的步骤S206对应于步骤三，步骤三中需要采用光罩对多晶硅进行定义，故图8中，步骤S206也采用poly photo&etch表示。

步骤四、如图9G所示，以所述平面栅结构的第一侧面为自对准条件进行第二导电类型的离子注入形成第二阱区2042，对所述第二阱区2042进行退火处理，所述第二阱区2042在退火处理的作用下横向扩散到所述平面栅结构的底部区域。

沟道区由被所述平面栅结构覆盖所述第二阱区2042组成，所述第二阱区2042和所述平面栅结构之间的自对准结构用于提高器件的一致性。

第一导电类型掺杂的漂移区的表面部分位于所述沟道区之间，所述第二栅介质层206a覆盖在所述漂移区部分表面上，所述第二栅介质层206a的厚度大于所述第一栅介质层206的厚度，用于降低器件的栅漏电容。

体区204由所述第一阱区2041和所述第二阱区2042纵向叠加而成，所述第一阱区2041的结深大于所述第二阱区2042的结深以及所述第一阱的掺杂浓度小于所述第二阱区2042的掺杂浓度，用于降低器件的漏电流。

图8中的步骤S207对应于步骤四，图8中，步骤S207也采用Pwell IMP表示。和图2对应的流程图相比可知，本发明第一实施例方法对Pwell IMP在流程上做了改动，Pwell IMP不在需要采用光罩定义，故将步骤S207位于光罩流程之外。

步骤四之后还包括：

如图3所示，在所述有源区中进行以所述平面栅结构的第一侧面为自对准条件的第一导电类型重掺杂的离子注入形成源区208。以N型器件为例，所述源区208为N+区(Nplus)，图8中的步骤S208对应于所述源区208的形成工艺步骤，所述源区208的形成工艺步骤中需要采用光罩对所述源区208的形成区域进行定义，故图8中，步骤S208也采用Nplusphoto&IMP表示。

之后，层间膜209。

形成穿过所述层间膜209的接触孔(Cont)210。所述接触孔210的形成工艺中需要先采用光刻工艺定义出所述接触孔210的形成区域，之后进行刻蚀形成所述接触孔210的开口，之后再在所述接触孔210的开口中填充金属形成所述接触孔。图8中的步骤S209对应于所述接触孔210的形成工艺步骤，所述接触孔210的形成工艺步骤中需要采用光罩对所述接触孔210的形成区域进行定义，故图8中，步骤S209也采用Cont photo&etch表示。

位于所述源区208顶部的所述接触孔210的底部还形成有由第二导电类型重掺杂区组成的体接触区211，使所述体区204通过所述体接触区211和所述源区208一起连接到顶部的所述接触孔210。所述体接触区211是在所述接触孔210的开口打开后通过第二导电类型重掺杂离子注入形成。

形成正面金属层(metal)212并对正面金属层212进行图形化形成源极金属和栅极金属。图8中的步骤S210对应于所述正面金属层212的形成工艺步骤，所述正面金属层212的形成工艺步骤中需要采用光罩对所述正面金属层212的图形区域进行定义，故图8中，步骤S210也采用Metal photo&etch表示。

本发明第一实施例方法中，所述超结器件为超结MOSFET。在其他实施例方法中也能为：所述超结器件为超结IGBT。

在完成正面工艺之后，还包括如下背面工艺：

对所述半导体衬底201进行减薄，之后形成漏区；所述漏区由重掺杂的所述半导体衬底201减薄后直接形成，或者，所述漏区由所述半导体衬底201减薄后通过第一导电类型重掺杂的背面离子注入形成。

在漏区背面形成背面金属层213，由背面金属层213组成漏极。

本发明第一实施例方法中，所述超结器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例方法中也能为：所述超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。

下面进一步结合具体参数说明本发明第一实施例方法：

以一个600V的N型超结MOSFET为例，采用步进为9微米的超结(SJ)结构，设定顶部沟槽宽度为4微米，顶部N型外延层的宽度为5微米。

半导体衬底201为高浓度基板，电阻率0.001-0.003Ohm.cm。

所述第一导电类型外延层即N型外延层202可以这样设定：

N型外延层202的厚度可以是50微米，也可以45-55微米内的其他值。

如果第二导电类型柱即P型柱203的沟槽很靠近垂直，例如倾斜角为89-90度之间，那么N型外延层202可以选择电阻率可以是1-1.5欧姆.厘米的单层N型外延：

如果P型沟槽有一定的倾斜角，例如在88-89度之间，那么可以根据沟槽的倾斜角的中心值，设计成为不同电阻率的外延层，主要是尽量让沟槽上部区域和下部区域都能得到较好的电荷平衡，从而得到更高的击穿电压(BVdss)，或者得到更好的BVdss和比导通电阻(Rsp)的平衡。例如，如果器件的P型沟槽的.一个实施是在高浓度N型衬底上先淀积20-30微米的电阻率为1.5欧姆.厘米的N型外延，之后淀积厚度30-20微米的电阻率1.25欧姆.厘米的N型外延层，保持整个N型外延层厚度为50微米

对于P型沟槽具有一定倾斜角，另一种外延设定的方案是采用N型杂质的浓度连续变化的PN结构，例如对于P型柱的厚度是40微米的器件，可以设计先在N型高浓度衬底上淀积10微米厚度的1欧姆.厘米的电阻率，之后淀积40μm厚，N型杂质浓度连续变化的N型外延，N型外延的电阻率的变化按照PN在每个水平面上平衡来进行设计，就是更加P型柱倾斜角的中心值，计算出顶部和底部的达到电荷平衡的N型杂质浓度，之后中间其他位置的电阻率就在该两个值之间按照进行线性变化。设定P型杂质浓度在沟槽中是一致的，因为P型柱的尺寸是顶部大，要求电荷平衡的N型杂质浓度高，电阻率低；底部小要求电荷平衡的N型杂质浓度低，电阻率高，因此N型电阻率从PN柱的顶部到底部可以的线性递增的。

步骤一形成所述超结结构的工艺主要为形成P型柱203，包括沟槽光刻和刻蚀，沟槽P型外延填充和平坦化

可以先在N型外延层202上淀积介质膜，这里的介质膜可以是单一的氧化膜例如超过1微米厚度的氧化膜，该氧化膜可以在沟槽刻蚀时作为硬掩模，沟槽形成后还有一定厚度的氧化膜留下，例如厚度在0.1-0.2微米厚度的氧化膜，在外延填充完成，进行CMP的过程中，该氧化膜作为CMP时N型外延的保护层，以使该处的SI不要被CMP工艺中带来缺陷，造成漏电或质量问题。

这里的介质膜也可以是由一层0.1-0.15微米厚的氧化膜，一层厚0.1-0.2微米的SIN膜，和顶部一层厚大于1um的氧化膜组成，这样可以在制作过程中更好地控制均匀性：例如在沟槽刻蚀完成后，至少保持有部分SIN留在其下的氧化膜上，在外延生长前，再把该SIN去除，这样外延生长前氧化膜的均匀性好，在外眼CMP的均匀性也能提高。

对上述多层膜结构的进一步的改善是，第一层氧化膜是通过热氧化形成的，这样进一步改进均匀性。

这里P型填充过程中个，如果沟槽很垂直，例如89-90度，那么可以采用单一浓度的杂质浓度的外延；如果P型沟槽有一定的倾斜角，例如在88-89度之间，不论N型外延是采用一个单一电阻率的，还是两个电阻率的，都可以根据最佳的电荷平衡的要求，把沟槽中P型杂质浓度可以分成不同段。就是采用不同电阻率的P型外延。例如如果N型外延层202是单层的，那么可以在沟槽底部填充高浓度就是低电阻率的P型外延，在沟槽顶部就填充电阻率较高的P型外延。如果N型杂质浓度已经按照沟槽倾斜角设定了连续变化电阻率，那么P型外延就可以采用单一的电阻率。目标是得到最佳的BVdss和Rsp的平衡。

在形成所述第一阱区2041和P型环的工艺步骤中：通过P型ring光刻，定义出过渡区的P型环，同时定义出所述第一阱区2041的区域。P型环环绕芯片的有源区，其宽度可以在1微米到50微米，在栅极(gate)总线(bus)很宽的情况下，P型环也可以随之加宽因为不带来额外的芯片面积增加，当栅极bus很小甚至有些区域没有gate bus，那么P型环也可以缩小，考虑EAS的能力要求进行设计就可以。所述第一阱区2041可以和之后有源区多晶栅有一定的交叠(overlap)，也可以和多晶对齐，甚至和多晶栅有一定的间距，只要保证在最后工艺完成时，所述第一阱区2041一定要覆盖P型柱203的顶部1-2微米，或者更多，或者至少覆盖P型柱203纵向的顶部1-2微米，横向至少覆盖沟槽中心左右0.2微米的区域。

该P型ring的注入杂质可以是B，或者BF2，或者他们的组合，能量可以选择在30Kev-2Mev，是需要覆盖的P型柱203的深度，和后续的热过程的温度和时间而设计。剂量可以在5E12-5E13原子数/cm²；一个设计为B 60keV 1E13/cm²，即注入杂质为B，注入能量为60keV，注入剂量为1E13/cm²。

形成介质保护环的步骤二中包括：

介质保护环将覆盖过渡区和除了最外周的N+区域的终端区，这个最外周的N+区域也不是一定需要，而在有源区将被除去。在一些实施例中，介质保护环的材料层303通过热氧化形成，温度在850℃-1050℃，厚度为8000埃到10000埃，或者至少部分由热氧化膜形成。这样在将前面注入的第一阱区2041的P型杂质在往Si深度方向推阱的同时，也将表面的部分Si例如3500埃-4000A的含有注入的P型杂质的部分氧化掉。

通过介质保护环光刻和刻蚀，至少将有源区中的表面材料层303完全去除。

在形成抗JFET区205的步骤中：

在介质保护环光刻和刻蚀完成之后，利用介质保护环作为掩膜，至少对有源区进行全面的抗JFET注入，形成浓度较高的N型的抗JFET区205，注入N型杂质可以是磷，也可以是砷。这个主要要在硅片表面形成一个浓度高于N型外延杂质浓度的区域，降低器件的Rsp。在这里，这个工艺可以同时可以把第一阱区2041在表面的P型杂质补偿掉，使得有源区的表面全面变成N型。从而减低了第一阱区2041工艺对器件表面的影响，也就是降低了第一阱区2041光刻的关键尺寸和套刻精度带来的对器件阈值电压(Vth)等性能的影响。

形成所述平面栅结构和所述第二阱区2042的工艺参数如下：

形成栅氧化膜即所述第一栅介质层206，多晶硅即所述第一栅极导电材料层207，并通过光刻和刻蚀形成多晶栅图形，如图3所示，这里栅极下有两个不同的介质膜厚度结构，即比邻的两个P型柱之间，有至少两段多晶硅栅，其下是薄的栅氧化膜即所述第一栅介质层206，例如而至少部分漂移区之上的多晶硅栅和漂移区之间有大于的介质膜即所述第二栅介质层206a，这样明显减小了Cgd。

多晶硅栅即所述第一栅极导电材料层207的厚度可以设定为

之后多晶硅栅的端部为自对准的第二阱区2042的杂质注入。

这个第二阱区2042的离子注入以多晶硅栅为自对准，杂质能是B，BF2或者他们的组合。例如设定为注入杂质为B，注入能量为60keV-150keV，较佳为，是注入杂质为B，注入能量为120keV，注入剂量为1E14-2E14/cm²，获得Vth在2-4V的器件。

这里栅氧化膜的厚度设定为采用热氧化膜，制造温度850℃-1050℃。

多晶硅栅为在位掺杂的高浓度N型多晶硅，厚度为6000埃。

在第二阱区2042的注入完成后，通过一个1000℃-1150℃，30-180min的退火工艺，将第二阱区2042推到需要的横向和纵向的位置。

在所述源区208的形成工艺中，包括：

在多晶电极形成之后，通过N+光刻和离子注入至少形成器件的源区10，同时也可以在终端的最外区域形成终端N+区域，终端外周N+区域能用于防止终端区的表面反型，更好的提高了器件的击穿特性的稳定性，所述终端外周N+区域也能省略。

所述源区208的N+注入一般可以通过AS或Phos注入形成，或者他们组合。注入条件一般在30-100keV，1-5E15/cm²，注入后可以通过9000-1050℃的热过程进行激活。

层间膜209和接触孔210的形成工艺中包括：

淀积层间膜209，能采用不掺杂的氧化膜和BPSG膜的组合，之后通过接触孔210光刻和刻蚀形成接触孔210的开口，并在形成接触孔210的开口后进行高浓度P注入，形成高浓度P型区组成的体接触区211，保证金属和体区204进行良好的欧姆接触.这个体接触区211的注入杂质能是B，BF2，注入能量设定20-60keV，剂量设定在1E13-3E15/cm²。离子注入后，能采用690-900℃温度的热过程进行激活。

接触孔210的开口刻蚀中，还能对层间膜209底部的N+杂质高浓度区域的硅刻蚀掉，刻蚀量能在2000埃到4000埃，按照N+注入条件即注入能量和剂量来定，一般层间膜的厚度为6000-10000埃。

层间膜209、接触孔210和正面金属层212的形成工艺中包括：

淀积层间膜209，能采用不掺杂的氧化膜和BPSG膜的组合，之后通过接触孔210光刻和刻蚀形成接触孔210的开口，并在形成接触孔210的开口后进行高浓度P注入，形成高浓度P型区组成的体接触区211，保证金属和体区204进行良好的欧姆接触.这个体接触区211的注入杂质能是B，BF2，注入能量设定20-60keV，剂量设定在1E13-3E15/cm²。离子注入后，能采用690-900℃温度的热过程进行激活。

接触孔210的开口刻蚀中，还能对层间膜209底部的N+杂质高浓度区域的硅刻蚀掉，刻蚀量能在2000埃到4000埃，按照N+注入条件即注入能量和剂量来定，一般层间膜的厚度为6000-10000埃。

接触孔210的开口中填充的金属能采用：Ti和TiN和W，之后对W进行回刻或或者CMP。之后再进行AlSi在硅片正面淀积正面金属层212。在一较佳实施例中，接触孔210的宽度设定为0.5微米，层间膜209厚度设定8000-10000埃，接触孔210的开口采用Ti/TIN加W填充加回刻或者CMP形成接触孔210。

如果接触孔210尺寸足够大，也能采用Ti、TiN，AlCu或者AlSiCu，或者ALSiCu淀积，直接填充所述接触孔210的开口以及形成所述正面金属层212，之后进行正面金属层212的光刻，形成有源区源极金属和栅极金属。阻挡层的厚度能是Ti为以及TiNAlCu或者AlSiCu金属的厚度一般在4-6μm。

之后将硅片201进行背面减薄，再在背面淀积背面金属层213形成漏极。

这样一个超结MOSFET器件就形成了。

在一些实施例中，在硅片即所述半导体衬底201的正面金属层212形成后，还能再进行钝化膜的淀积和光刻和刻蚀，或者再加上聚酰亚胺(polyimide)的光刻，之后再进行背面减薄和沉积背面金属层213，这样进一步改善器件的可靠性。钝化膜厚度一般能是氧化膜，SIN，SION或者他们的组合。Polyimide一般进入高温烘烤(bake)后，厚度在5-10微米。钝化膜和polyimide都主要覆盖住终端区域，和正面金属层212的边界，一般覆盖5-10微米，并在划片槽最边上形成0-10微米的保护。

在一种改进实施例方法中，能采用如下工艺参数：

第一阱区2041的形成工艺中光刻胶采用厚度达到3微米以上的厚度，第一阱区2041的P型注入采用1.5-2Mev，使得离子注入的峰值浓度的位置距离Si表面大于1微米，从而保持最少第一阱区2041的结深大于2微米，能减小器件的漏电流Idss

在一种改进实施例方法中，能采用如下工艺参数：

形成第一阱区2041的P型注入完成后以及形成所述介质保护环之前，加入一个高温推阱的工艺，例如采用温度1000-1150℃，时间30-180分钟的退火，把第一阱区2041的区域深度推到距离Si表面2微米或者更深的位置，并使得第一阱区2041的P型阱杂质分布在深度方向上得到降低和缓变，进一步降低器件的漏电电流Ids，并改善器件体二极管的特性

在一种改进实施例方法中，能采用如下工艺参数：

第一阱区2041的形成工艺中光刻胶采用厚度达到3微米以上的厚度，第一阱区2041的P型注入采用1.5-2Mev，使得离子注入的峰值浓度的位置距离Si表面大于1微米，从而保持最少Pwell的结深大于2微米，同时，所述介质保护环的材料层采用淀积的介质膜而不采用热氧化膜，这样减少工艺流程的热过程，能改善器件的Rsp。

在一种改进实施例方法中，能采用如下工艺参数：

形成第一阱区2041的P型注入完成后以及形成所述介质保护环之前，加入一个高温推阱的工艺，例如采用温度1000-1150℃，时间30-180分钟的退火，把第一阱区2041的区域深度推到距离Si表面2微米或者更深的位置，并使得第一阱区2041的P型阱杂质分布在深度方向上得到降低和缓变，进一步降低器件的漏电电流Ids，并改善器件体二极管的特性。同时，所述介质保护环的材料层采用淀积的介质膜而不采用热氧化膜，这样减少工艺流程的热过程。

在一种改进实施例方法中，能采用如下工艺参数：

第一阱区2041的形成工艺中，第一阱区2041和多晶硅栅的overlap能设定在0.32-0.5微米之间，保证在工艺正常控制之下，所有原胞的第一阱区2041和多晶硅栅之间都有大于等于0微米的overlap，这样能改善器件的漏电Idss的一致性。

在一种改进实施例方法中，能采用如下工艺参数：

步骤四中，第二阱区2042的离子注入，能采用高能注入，例如B离子注入的能量高于1Mev，这样增加注入能量能增加器件的有效沟道长度，降低器件的漏电流Idss

在一种改进实施例方法中，能采用如下工艺参数：

取消所述第一阱区2041的形成工艺即取消图8中的步骤S203，只采用在自对准工艺形成第二阱区2042作为体区，这时器件的漏电ids会有所增加，但是开关特性、Vth、导通电阻(Rdson)等的一致性会进一步提高。

在一种改进实施例方法中，能采用如下工艺参数：

取消所述第一阱区2041的形成工艺，但是保留图8中的步骤S203，步骤S203仅在过渡区形成P型环，在有源区不形成所述第一阱区2041，只采用在自对准工艺形成第二阱区2042作为体区，这时器件的漏电ids会有所增加，但是开关特性、Vth、Rdson等的一致性会进一步提高。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。