СПОСОБ ИЗГОТОВЛЕНИЯ ПОЛУПРОВОДНИКОВОГО ПРИБОРА

Изобретение относится к электронной технике, а более конкретно к способам изготовления полупроводниковых приборов и микросхем, предназначенных для сборки в корпус с использованием эвтектической пайки и может быть использована для широкого круга изделий электронной техники. Техническим результатом изобретения является расширение области использования при покрытии посадочного места серебром, повышение производительности труда при сборке и повышение качества пайки. Способ изготовления полупроводникового прибора заключается изготовлении рабочих структур на кремниевой подложке, покрытии золотом обратной стороны подложки, противоположной стороне с рабочими структурами, термообработки золотого покрытия, разделении кремниевой подложки на кристаллы с рабочими структурами, эвтектической пайке кристаллов в корпуса с посадочным местом под кристалл, покрытым серебром, согласно изобретению после термообработки золотого покрытия проводят обработку обратной стороны кремниевой подложки плазмой гексафторида ...

СПОСОБ ФОРМИРОВАНИЯ СОЕДИНЕНИЯ В БИНАРНОЙ СИСТЕМЕ И СОЕДИНЕНИЕ, ПОЛУЧЕННОЕ ТАКИМ СПОСОБОМ

Kontaktsystem mit einem Verbindungsmittel und Verfahren

Die Erfindung betrifft ein Kontaktsystem. Das Kontaktsystem umfasst wenigstens ein insbesondere elektronisches Bauelement. Das Bauelement weist wenigstens einen elektrischen Anschluss auf. Das Kontaktsystem weist wenigstens eine elektrisch leitfähige Schicht auf. Der Anschluss des Bauelements und die elektrisch leitfähige Schicht sind mittels eines elektrisch leitfähigen Verbindungsmittels miteinander verbunden. Erfindungsgemäß ist das elektrisch leitfähige Verbindungsmittel zum Teil mittels eines thermischen Spritzverfahrens und zum Teil mittels Galvanisieren erzeugt.

Lichtemittierende Struktur aus GaP

Halbleitervorrichtung

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine sehr zuverlässige Halbleitervorrichtung vorzusehen, die ermöglicht, dass in einem Bondingmaterial zurückbleibende Hohlräume reduziert werden. Die Halbleitervorrichtung umfasst einen Halbleiterchip (1), ein Isolierungssubstrat (3), eine Metallbasisplatte (4), einen Harzteil (6) und einen Bump (10). Der Halbleiterchip (1) ist in eine konkave Form gekrümmt. Auf dem Isolierungssubstrat (3) ist der Halbleiterchip (1) mittels Bonden montiert. Die Metallbasisplatte (4) weist das darauf montierte Isolierungssubstrat (3) auf und hat eine Wärmeableitungseigenschaft. Der Harzteil (6) versiegelt das Isolierungssubstrat (3) und den Halbleiterchip (1). Der Bump (10) ist in einer Verbindung zwischen dem Halbleiterchip (1) und dem Isolierungssubstrat (3) angeordnet. Ein Krümmungsbetrag des in eine konkave Form gekrümmten Halbleiterchips (1) ist gleich 1 µm oder größer und geringer als eine Höhe des Bump (10).

ELEKTRONISCHES BAUELEMENTGEHÄUSE

Die Technologie eines elektronischen Bauelementgehäuses ist offenbart. Ein elektronisches Bauelementgehäuse gemäß der vorliegenden Offenbarung kann ein Gehäusesubstrat, eine elektronische Komponente, eine Formmasse, die die elektronische Komponente einkapselt, und eine Redistributionsschicht umfassen, die derart angeordnet ist, dass die Formmasse zwischen dem Gehäusesubstrat und der Redistributionsschicht ist. Die Redistributionsschicht und das Gehäusesubstrat können elektrisch gekoppelt sein. Außerdem können die Redistributionsschicht und die elektronische Komponente elektrisch gekoppelt sein, um die elektronische Komponente und das Gehäusesubstrat elektrisch zu koppeln. Zugeordnete Systeme und Verfahren sind auch offenbart.

ISOLIERTES WÄRMEABLEITUNGSSUBSTRAT

Ein isoliertes Wärmeableitungssubstrat, das Folgendes einschließt: ein Keramiksubstrat; und eine Leiterschicht, die auf mindestens eine der Hauptoberflächen des Keramiksubstrats aufgeklebt ist, wobei die Leiterschicht Folgendes einschließt: eine obere Oberfläche; eine untere Oberfläche; und eine Seitenoberfläche 1, die die obere Oberfläche mit der unteren Oberfläche verbindet; wobei das Keramiksubstrat Folgendes einschließt: einen untersten Abschnitt; eine Seitenoberfläche 2, die den untersten Abschnitt mit der Seitenoberfläche 1 der Leiterschicht verbindet; und eine Klebeoberfläche in einer höheren Position als die des untersten Abschnitts, wobei die Klebeoberfläche mit der unteren Oberfläche der Leiterschicht verklebt ist; wobei ein Absolutwert (|α - β|) 20° oder weniger im Durchschnitt beträgt; und die Seitenoberfläche 1 einen eingelassenen Abschnitt von einem Ende der oberen Oberfläche in Normalrichtung relativ zur Tangentiallinie der Kontur der Leiterschicht, wie in der Ebene betrachtet ...

Substrat-Bondingstruktur und Substrat-Bondingverfahren

Eine Vorrichtung (2) ist auf einer Hauptoberfläche eines Substrats (1) ausgebildet. Die Hauptoberfläche des Substrats (1) ist über das Bonding-Bauteil (11, 12, 13) in einem hohlen Zustand an die Unterseite des Gegensubstrats (14) gebondet. Eine Schaltung (17) und eine Höckerstruktur (26) sind auf der Oberseite des Gegensubstrats (14) ausgebildet. Die Höckerstruktur (26) ist in einem Bereich positioniert, der zumindest dem Bonding-Bauteil (11, 12, 13) entspricht, und weist eine größere Höhe als diejenige der Schaltungsstruktur (17) auf.

Ein Schaltkreisgehäuse, ein elektronisches Schaltkreisgehäuse und Verfahren zum Verkapseln eines elektronischen Schaltkreises

Ein Schaltkreisgehäuse wird bereitgestellt, das Schaltkreisgehäuse aufweisend: einen elektronischen Schaltkreis; einen Metallblock neben dem elektronischen Schaltkreis; eine erste Metallschichtstruktur elektrisch kontaktiert mit mindestens einem ersten Kontakt auf einer ersten Seite des elektronischen Schaltkreises; eine zweite Metallschichtstruktur elektrisch kontaktiert mit mindestens einem zweiten Kontakt auf einer zweiten Seite des elektronischen Schaltkreises, wobei die zweite Seite gegenüberliegend der ersten Seite ist; wobei der Metallblock elektrisch kontaktiert ist mit der ersten Metallschichtstruktur und der zweiten Metallschichtstruktur mittels eines elektrisch leitfähigen Mediums; und wobei das elektrisch leitfähige Medium ein Material verschieden von dem Material der ersten und der zweiten Metallschichtstruktur oder eine Materialstruktur verschieden von dem Material der ersten und der zweiten Metallschichtstruktur aufweist.

Optoelektronischer Halbleiterchip, optoelektronisches Bauelement und Verfahren zur Vereinzelung von Halbleiterchips

Optoelektronischer Halbleiterchip (10) mit einem Träger (2) und einem Halbleiterkörper (1) aufweisend eine zur Erzeugung elektromagnetischer Strahlung vorgesehene aktive Schicht (13), bei dem- der Träger (2) eine dem Halbleiterkörper zugewandte erste Hauptfläche (2A), eine dem Halbleiterkörper abgewandte zweite Hauptfläche (2B) und eine zwischen der ersten Hauptfläche und der zweiten Hauptfläche angeordnete Seitenflanke (2C) aufweist,- der Träger einen strukturierten Bereich (21, 22, 23, 2C) zur Vergrößerung einer Gesamtoberfläche der Seitenflanke aufweist, wobei der strukturierte Bereich Vereinzelungsspuren aufweist, und- der strukturierte Bereich auf der Seitenflanke (2C) eine Mehrzahl von Einbuchtungen (21) sowie eine von den Hauptflächen (2A) und (2B) beabstandete, konkav gekrümmte Barrierenut (22) aufweist, wobei die Barrierenut (22) eine den Träger (2) vollständig umlaufende Vertiefung ist und eine laterale Ausdehnung (W) aufweist, die mindestens zweimal und höchstens zehnmal so groß ...

SILIZIUMHALBLEITERANORDNUNG MIT SPANNUNGSFREIEN ELEKTRODEN

Leistungshalbleiterchip mit zwei Metallschichten auf einer Fläche

Ein Halbleiterchip beinhaltet eine Leistungstransistorschaltung mit mehreren aktiven Transistorzellen. Eine erste Lastelektrode und eine Steuerelektrode sind auf einer ersten Fläche des Halbleiterchips angeordnet, wobei die erste Lastelektrode eine erste Metallschicht beinhaltet. Eine zweite Lastelektrode ist auf einer zweiten Fläche des Halbleiterchips angeordnet. Eine zweite Metallschicht ist über der ersten Metallschicht angeordnet, wobei die zweite Metallschicht elektrisch gegenüber der Leistungstransistorschaltung isoliert ist und die zweite Metallschicht über einen Bereich der Leistungstransistorschaltung angeordnet ist, der mindestens eine der mehreren aktiven Transistorzellen umfasst.

High temperature change-fixed insertion diode e.g. trench junction barrier schottky diode, for use in motor vehicle-generator system, has isolating plastic layer overlapping radial inner-lying end area of another isolating plastic layer

The diode (1) has a semiconductor chip (3) fixed between a socket and a head wire (6) by an interconnection layer i.e. solder layer (5), and made from semiconductor material e.g. silicon carbide or gallium nitride. The layer is arranged on a chip front side relative to a chip outer edge, and a circulating, isolating plastic layer (10) is arranged above an interconnection layer-free area of the chip. Another completely circulating, isolating plastic layer (11) overlaps a radial inner-lying end area of the former plastic layer, where the latter plastic layer is made from polyimide.

Halbleitervorrichtung und Verfahren zu deren Herstellung

Halbleitervorrichtung, aufweisend:ein Halbleitermodul (14) aufweisend einen wärmeleitenden Abschnitt (16) aus Metall und auch aufweisend ein gegossenes Harz (18), das eine Oberfläche aufweist, an der der wärmeleitende Abschnitt (16) freiliegt;einen Kühlkörper (12), der an dem gegossenen Harz (18) mittels eines Bondmaterials (20) befestigt ist; undein Hitzeleitfähigkeitsmaterial (22), das zwischen dem wärmeleitenden Abschnitt (16) und dem Kühlkörper (12) gebildet ist und diese thermisch miteinander koppelt, wobeider Kühlkörper (12) eine Kühlkörpernut (12a), die darin gebildet ist, aufweist, und wobeidas Hitzeleitfähigkeitsmaterial (22) von dem Bondmaterial (30) mittels der Kühlkörpernut (12a) getrennt ist.

Dreidimensionale (3D) integrierte Schaltung mit verbessertem Kupfer-Kupfer-Bonding

Mindestens eine metallische Adhäsionsschicht wird auf mindestens einer Cu-Fläche eines ersten Bauelement-Wafers gebildet. Ein zweiter Bauelement-Wafer mit einer weiteren Cu-Fläche wird über der Cu-Fläche des ersten Bauelement-Wafers und auf der mindestens einen metallischen Adhäsionsschicht positioniert. Der erste und der zweite Bauelement-Wafer werden dann zusammengebondet. Das Bonden beinhaltet das Erwärmen der Bauelement-Wafer auf eine Temperatur von weniger als 400°C mit oder ohne Anwendung eines äußerlich angewandten Drucks. Während des Erwärmens werden die beiden Cu-Flächen zusammengebondet und die mindestens eine metallische Adhäsionsschicht erhält Sauerstoffatome von den beiden Cu-Flächen und bildet mindestens eine Metalloxid-Bondschicht zwischen den Cu-Flächen.

Leistungsmodul

Ein Leistungsmodul ist so aufgebaut, dass ein Leistungsvorrichtungschip (5) innerhalb eines äußeren Gehäuses (1) angeordnet ist und eine Elektrode des Leistungsvorrichtungschips (5) mit einer externen Elektrode (10a) verbunden ist, die in dem äußeren Gehäuse (1) integriert ist. Das Leistungsmodul enthält: einen Wärmeverteiler (3), der in dem äußeren Gehäuse (1) befestigt ist, den Leistungsvorrichtungschip (5), der mit Lot auf den Wärmeverteiler (3) gebondet ist, einen isolierenden Damm (4), der auf dem Wärmeverteiler (3) so gebildet ist, dass er den Leistungsvorrichtungschip (5) umgibt, und eine interne Hauptelektrode (7), deren eines Ende mit Lot auf die Elektrode des Leistungsvorrichtungschips (5) gebondet ist und deren anderes Ende an einer oberen Oberfläche des Dammes befestigt ist. Die externe Elektrode (10a) und das andere Ende der internen Hauptelektrode (7) sind durch Drahtbonden elektrisch miteinander verbunden.

Anordnung mit drei Halbleiterchips und Herstellung einer solchen Anordnung

Anordnung, umfassend:einen ersten Halbleiterchip, der eine erste Kontaktstelle auf einer ersten Seite umfasst;einen zweiten Halbleiterchip, der eine erste Kontaktstelle auf einer ersten Seite umfasst, wobei der zweite Halbleiterchip über dem ersten Halbleiterchip platziert ist und die erste Seite des ersten Halbleiterchips der ersten Seite des zweiten Halbleiterchips zugewandt ist; genau eine Schicht aus einem elektrisch leitfähigen Material, die zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip angeordnet ist, wobei die genau eine Schicht aus einem elektrisch leitfähigen Material die erste Kontaktstelle des ersten Halbleiterchips elektrisch mit der ersten Kontaktstelle des zweiten Halbleiterchips koppelt;eine Passivierungsschicht, die einen Teil der ersten Seite des ersten Halbleiterchips außerhalb der ersten Kontaktstelle überdeckt; undeinen auf der Passivierungsschicht angebrachten dritten Halbleiterchip,wobei der erste und der zweite Halbleiterchip jeweils Leistungs-Halbleiterchips ...

Laminatpackung von Chip auf Träger und in Kavität

Eine Packung (100), umfassend einen Chipträger (102), hergestellt aus einem ersten Material, einen Körper (104), hergestellt aus einem zweiten Material, das sich vom ersten Material unterscheidet, und angeordnet auf dem Chipträger (102) zum Bilden einer Kavität (106), einen Halbleiterchip (108), mindestens teilweise in der Kavität (106) angeordnet, und ein Laminat (110), einkapselnd mindestens eines von mindestens einem Teil des Chipträgers (102), mindestens einem Teils des Körpers (104) und mindestens einem Teil des Halbleiterchips (108).

HALBLEITERANORDNUNG UND VERFAHREN ZU IHRER HERSTELLUNG

Method of producing a semiconductor device

The invention relates to a method of producing a semiconductor device from a semiconductor wafer containing a multiplicity of semiconductor devices. According to the invention, a grid-type partitioning which corresponds to the grid-type partitioning of the front is applied to the back of the semiconductor wafer. Gold contact layers separated from one another by the grid-type partitioning are deposited inside the units of the grid. Finally, the semiconductor wafer is divided up along the gold-free grid lines between the individual elements.

INTEGRIERTES SCHALTUNGSPACKAGE UND VERFAHREN

In einer Ausführungsform weist eine Struktur Folgendes auf: einen ersten integrierten Schaltungsdie, der erste Die-Anschlüsse aufweist; eine erste Dielektrikumsschicht auf den ersten Die-Anschlüssen; erste leitfähige Durchkontaktierungen, die sich durch die erste Dielektrikumsschicht hindurch erstrecken, wobei die ersten leitfähigen Durchkontaktierungen an eine erste Untergruppe der ersten Die-Anschlüsse angeschlossen sind; einen zweiten integrierten Schaltungsdie, der an eine zweite Untergruppe der ersten Die-Anschlüsse mit ersten aufschmelzbaren Anschlüssen gebondet ist; ein erstes Verkapselungsmaterial, das den zweiten integrierten Schaltungsdie und die ersten leitfähigen Durchkontaktierungen umgibt, wobei das erste Verkapselungsmaterial und der erste integrierte Schaltungsdie seitlich angrenzend sind; zweite leitfähige Durchkontaktierungen benachbart zu dem ersten integrierten Schaltungsdie; ein zweites Verkapselungsmaterial, das die zweiten leitfähigen Durchkontaktierungen, das erste ...

Halbleitervorrichtung, Substrat zum Herstellen einer Halbleitervorrichtung und Verfahren zum Herstellen derselben

Halbleitervorrichtung, umfassend: eine Chipkontaktstelle; ein Halbleiterelement, das auf die Chipkontaktstelle geladen ist, das Elektroden aufweist; eine Mehrzahl von elektrisch leitfähigen bzw. leitenden Abschnitten, die um die Chipkontaktstelle angeordnet sind; Drähte zum Verbinden der Elektroden des Halbleiterelements und der elektrisch leitfähigen Abschnitte; und ein Dichtharz zum Dichten von wenigstens dem Halbleiterelement, den elektrisch leitfähigen Abschnitten und Drähten; wobei jeder der elektrisch leitfähigen Abschnitte eine Metallfolie enthält, wobei den elektrisch leitfähigen Abschnitt plattierende Schichten bzw. Lagen sowohl am oberen als auch unteren Ende der Metallfolie zur Verfügung gestellt sind; wobei die Chipkontaktstelle eine Chipkontaktstellen-Plattierschicht beinhaltet, die in derselben Ebene wie untere, den elektrisch leitfähigen Abschnitt plattierende Schichten der elektrisch leitfähigen Abschnitte vorgesehen ist; und wobei die unteren, den elektrisch leitfähigen ...

Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Halbleitervorrichtung, die Folgendes aufweist: – ein Halbleiterelement (1), bei dem eine Metallisierungsschicht (2) auf der Rückseite gebildet ist; – einen metallischen Leiterrahmen (4), der parallel zu dem Halbleiterelement (1) und in einem Abstand von diesem angeordnet ist; – eine erste Bondverbindungsschicht (3), die zwischen dem Halbleiterelement (1) und dem Leiterrahmen (4) vorgesehen ist und an die Metallisierungsschicht (2) gebondet ist; und – eine zweite Bondverbindungsschicht (6), die zwischen dem Halbleiterelement (1) und dem Leiterrahmen (4) vorgesehen ist und die erste Bondverbindungsschicht (3) an den Leiterrahmen (4) bondet, – wobei die erste Bondverbindungsschicht (3) in einem zentralen Bereich in Richtung auf den Leiterrahmen (4) erweitert ist und einen höheren Schmelzpunkt aufweist als die zweite Bondverbindungsschicht (6).

Halbleitervorrichtung und Leistungsumsetzungsvorrichtung, die diese verwendet

Halbleitervorrichtung, die umfasst:ein Halbleiterelement; undeine Schichtstruktur, die eine erste Harzschicht, eine zweite Harzschicht und eine dritte Harzschicht enthält, die in dieser Reihenfolge geschichtet sind, um eine auf einer Seite des Halbleiterelements angeordnete Hauptelektrode zu bedecken,wobei die Schichtstruktur einen ersten Bereich (201) mit der ersten Harzschicht in Kontakt mit der zweiten Harzschicht und einen zweiten Bereich (202) mit der ersten Harzschicht in Kontakt mit der dritten Harzschicht enthält, wobei die beiden Bereiche um die Mitte des Halbleiterelements angeordnet sind,wobei zumindest ein Teil des zweiten Bereichs (202) näher zu der Mitte des Halbleiterelements als der erste Bereich (201) angeordnet ist,die erste Harzschicht durch Photolithographie gemustert ist undeine Begrenzung von zumindest einem Teil des zweiten Bereichs (202) als Muster für die Bilderkennung im Konfektionierungsprozess verwendet wird.

Halbleitervorrichtung

Eine Halbleitervorrichtung weist auf: einen Halbleiterchip (12), der unter Verwendung eines Siliziumkarbids gebildet ist und Elektroden auf einer ersten Oberfläche 12a sowie einer zweiten, der ersten Oberfläche gegenüberliegenden Oberfläche, einen Anschluss (14), der benachbart zu der ersten Oberfläche angeordnet ist und mit der Elektrode auf der ersten Oberfläche durch ein Bond-Element verbunden ist, und einen Kühlkörper (22) der benachbart zu der zweiten Oberfläche angeordnet ist und mit der Elektrode auf zweiten Oberfläche mittels eines Bond-Elements verbunden ist. Die erste Oberfläche (12a) ist eine (0001) Ebene und eine Dickenrichtung des Halbleiterchips entspricht einer [0001] Richtung. Von den Abständen zwischen dem Endabschnitt des Halbleiterchips (12) mit einer quadratischen, zweidimensionalen Form und dem Endabschnitt des Anschlusses (14) mit einer rechteckigen, zweidimensionalen Form ist der kürzeste Abstand L1 in einer [1-100] Richtung kürzer als der kürzeste Abstand L2 in einer ...

HALBLEITERVORRICHTUNG

In einer Halbleitervorrichtung (100), ist eine Wärmeabführungsplatte (2) innerhalb eines Dichtungsharzes (8) eingeschlossen und abgedichtet. Ein Isolierflächenkörper (3) ist derart montiert, dass er in Kontakt mit einer Hauptfläche der Wärmeabführungsplatte (2) innerhalb des Dichtungsharzes (8) steht. Ein Leiterrahmen (4) erstreckt sich von dem Inneren des Dichtungsharzes (8) zu der Außenseite bzw. der äußeren Umgebung des Dichtungsharzes (8), und ist derart angeordnet, dass er in Kontakt mit einer Hauptfläche des Isolierflächenkörpers (3) steht, die der Wärmeabführungsplatte (2) gegenüberliegt. Ein Halbleiterelement (1) ist mit zumindest einem Bereich einer Hauptfläche des Leiterrahmens (4) verbunden, die dem Isolierflächenkörper (3) innerhalb des Dichtungsharzes (8) gegenüberliegt. Die Fläche des Isolierflächenkörpers (3), die in Kontakt mit dem Leiterrahmen (4) steht, ist geneigt und derart abgesenkt, dass sie sich weg von dem Leiterrahmen (4) in einer Endregion erstreckt, die zumindest ...

VERFAHREN UND APPARAT ZUM PACKEN INTEGRIERTER SCHALTUNGSCHIPS MIT EINER POLYMERFILM-BEDECKUNGSSCHICHT.

Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit

Eine Halbleitereinheit weist Folgendes auf: ein isolierendes Substrat (1), das durch Integrieren einer keramischen Basisplatte (1b) und einer Kühlrippe (1a) gebildet wird; mehrere Plattenzwischenverbindungselemente (5); sowie eine Mehrzahl von Halbleiterelementen (3a). Die einen Seiten der Halbleiterelemente (3a) sind mit einem Lot (4) an der Chip-Unterseite an die keramische Basisplatte (lb) des isolierenden Substrats (1) gebondet, und die anderen Seiten derselben sind mit einem Lot (6) an der Chip-Oberseite so an die Plattenzwischenverbindungselemente (5) gebondet, dass die Plattenzwischenverbindungselemente (5) jeweils den Halbleiterelementen (3a) entsprechen. Das Lot (4) an der Chip-Unterseite und das Lot (6) an der Chip-Oberseite enthalten beide vorwiegend Sn und 0,3 Gew.% bis 3 Gew.% Ag sowie 0,5 Gew.% bis 1 Gew.% Cu. Dadurch wird eine Reduzierung der Abmessungen der Halbleitereinheit ermöglicht, ohne die Wärmeabführung zu beeinträchtigen.

Mehrchip-Halbleitermodul und Herstellungsverfahren dafür

Ein Mehrchip-Halbleitermodul weist auf: ein Chipmontageteil mit einem ersten und zweiten Substrat, wobei das erste Substrat hat: eine entgegengesetzte erste und zweite Oberfläche, mehrere erste leitende Kontaktlöcher, die sich durch die erste und zweite Oberfläche erstrecken, und eine erste Schaltungsanordnung, die auf der zweiten Oberfläche strukturiert und mit den ersten leitenden Kontaktlöchern elektrisch verbunden ist, wobei das zweite Substrat hat: eine entgegengesetzte erste und zweite Oberfläche, mehrere zweite leitende Kontaktlöcher, die sich durch die erste und zweite Oberfläche des zweiten Substrats erstrecken, eine zweite Schaltungsanordnung, die auf der zweiten Oberfläche des zweiten Substrats strukturiert und mit den zweiten leitenden Kontaktlöchern elektrisch verbunden ist, und eine darin ausgebildete erste Chipaufnahmeöffnung, wobei die erste Oberfläche des zweiten Substrats auf der zweiten Oberfläche des ersten Substrats verbunden ist, so daß die zweite Schaltungsanordnung ...

BRÜCKE FÜR RADIOFREQUENZ- (RF) MULTI-CHIP-MODULE

Ausführungsbeispiele können sich auf ein Radiofrequenz- (RF) Multi-Chip-Modul beziehen, das einen ersten RF-Die und einen zweiten RF-Die umfasst. Der erste und zweite RF-Die können mit einem Package-Substrat an einer inaktiven Seite des jeweiligen Dies gekoppelt sein. Eine Brücke kann mit einer aktiven Seite des ersten und zweiten RF-Dies gekoppelt sein, sodass der erste und zweite RF-Die kommunikativ durch die Brücke gekoppelt sind und sodass sich der erste und zweite RF-Die zumindest teilweise zwischen dem Package-Substrat und der Brücke befinden. Andere Ausführungsbeispiele können beschrieben oder beansprucht sein.

Halbleitermodul

Es wird eine Technik zur Verbesserung der Kühlkapazität eines Halbleitermoduls, welches Pin-Bonding verwendet, vorgesehen. Das Halbleitermodul enthält: einen Pin (4), der mit einem Halbleiterelement (1) verbunden ist; ein Pin-Verdrahtungssubstrat (5), das einen zweiten Metallfilm (5c) und einen ersten Metallfilm (5b) auf der oberen bzw. unteren Oberfläche hat, wobei der erste Metallfilm (5b) und der zweite Metallfilm (5c) mit dem Pin (4) elektrisch verbunden sind; Lot (3c), das den Pin (4) und das Halbleiterelement (1) verbindet; ein DCB-Substrat (2), das einen dritten Metallfilm (2b) und einen vierten Metallfilm (2c) auf der oberen bzw. unteren Oberfläche hat, wobei der dritte Metallfilm (2b) an eine untere Oberfläche des Halbleiterelements (1) gebondet ist; und einen ersten Kühler (6), der mit dem vierten Metallfilm (2c) verbunden ist. Das Verhältnis (H/T) einer Höhe (H) des Lots zu einem Abstand (T) von dem Halbleiterelement (1) zu dem ersten Metallfilm (5b) ist gleich oder größer als ...

Verfahren zum Bonden von Substraten mit Verteilen eines Verbindungsmaterials durch annähern der Substrate

Leistungshalbleiteranordnung und Verfahren zum Herstellen derselben

Eine Leiterplatte wird bereitgestellt. Ein Leistungshalbleiterelement (5) ist an einem Kontaktplättchen (3) der Leiterplatine befestigt. Eine Metallplatte (8) ist mit einer Unterseite des Kontaktplättchens (3) über eine Isolationsschicht (9) verbunden. Die innere Leitung (1a), das Kontaktplättchen (3), das Leistungshalbleiterelement (5), die Isolationsschicht (9) und die Metallplatte (8) sind in einer Kavität (13) zwischen einer unteren Gießform (12a) und einer oberen Gießform (12b) angeordnet und verkapselt mit einem Kapselungskunstharz (10). Die untere Gießform (12a) hat einen abgestuften Abschnitt (14), der an einer Bodenfläche der Kavität (13) unterhalb der inneren Leitung (1a) vorhanden ist. Eine Höhe einer Oberseite des abgestuften Abschnitts (14) ist größer als eine Höhe einer Oberseite des in der Kavität (13) angeordneten Leistungshalbleiterelements (5). Wenn ein Kapselungskunstharz (10) in die Kavität (13) eingepresst wird, steht eine Unterseite der Metallplatte (8) in Kontakt ...

HALBLEITERVORRICHTUNG UND LEISTUNGSMODUL

Eine Halbleitervorrichtung ist elektrisch mit Stromschienen (61, 62) verbunden und wird durch Kühler (63, 64) gekühlt, die sich auf beiden Seiten der Halbleitervorrichtung befinden. Die Halbleitervorrichtung weist auf: einen Halbleiterchip (20), der eine erste Hauptelektrode auf einer ersten Hauptoberfläche (22) und eine zweite Hauptelektrode auf einer zweiten Hauptoberfläche (23) hat; einen Dichtungsharzkörper (24); eine erste Wärmesenke (31), die elektrisch mit der ersten Hauptelektrode verbunden ist; und eine zweite Wärmesenke (39), die elektrisch mit der zweiten Hauptelektrode verbunden ist. Die erste Wärmesenke ist nur zu einer ersten Oberfläche freigelegt und eine Oberfläche gegenüberliegend zu einer Oberfläche, die dem Halbleiterchip zugewandt ist, ist freigelegt. Die zweite Wärmesenke ist nur zu einer zweiten Oberfläche freigelegt und eine Oberfläche gegenüberliegend zu einer Oberfläche, die dem Halbleiterchip zugewandt ist, ist von der zweiten Oberfläche freigelegt. In der ersten ...

HALBLEITEREINHEIT UND VERFAHREN ZUR HERSTELLUNG DERSELBEN

Eine Elektrode (1) ist auf einer Halbleiterschicht (11) angeordnet. Eine Polyimid-Schicht (12) weist eine Öffnung auf, die auf der Elektrode (1) angeordnet ist, bedeckt den Rand der Elektrode (1) und erstreckt sich bis auf die Elektrode (1). Eine Kupfer-Schicht (13) ist innerhalb der Öffnung (OP) auf der Elektrode (1) angeordnet und befindet sich entfernt von der Polyimid-Schicht (12) auf der Elektrode (1). Das eine Ende eines Kupfer-Drahts (14) ist mit der Oberfläche der Kupfer-Schicht (13) verbunden.

Halbleitervorrichtung mit Wärmeabstrahlplatte und Anheftteil

Eine Halbleitervorrichtung mit: einem Wärmeerzeugungselement (10), das durch einen IGBT bereitgestellt wird; einem Anheftteil (50); ersten und zweiten Wärmeabstrahlplatten (20, 30), welche auf ersten und zweiten Seiten (12, 13) des Wärmeerzeugungselementes (10) entsprechend über das Anheftteil (50) angeordnet sind; einem Wärmeabstrahlblock (40), der zwischen der ersten Wärmeabstrahlplatte (30) und dem Wärmeerzeugungselement (10) über das Anheftteil (50) angeordnet ist; und einem Kunstharzverguss (60), der praktisch die gesamte Vorrichtung eingießt, wobei die ersten und zweiten Wärmeabstrahlplatten (20, 30) in der Lage sind, von dem Wärmeerzeugungselement (10) erzeugte Wärme abzustrahlen; das Wärmeerzeugungselement (10) elektrisch und thermisch mit der ersten Wärmeabstrahlplatte (30) über das Anheftteil (50) und den Wärmeabstrahlblock (40) verbunden ist; das Wärmeerzeugungselement (10) elektrisch und thermisch mit der zweiten Wärmeabstrahlplatte (20) über das Anheftteil (50) verbunden ist ...

Halbleiterchip, Halbleiterbauteil und Verfahren zu deren Herstellung

Halbleiterchip (1) mit einer haftvermittlungsschichtfreien Dreischichtmetallisierung (2) bestehend aus einer Aluminiumschicht (4), die direkt auf dem Halbleiterchip (1) aufgebracht ist, einer Diffusionssperrschicht (5), die direkt auf der Aluminiumschicht (4) aufgebracht ist, einer Lotschicht (6), die direkt auf die Diffusionssperrschicht (5) aufgebracht ist, wobei, die Diffusionssperrschicht (5) Ti, Ni, Pt oder Cr ist, und die Lotschicht (6) eine Diffusionslotschicht ist, die AuSn, AgSn oder CuSn aufweist, und wobei der Halbleiterchip (1) eine aktive Oberseite (16) und eine passive Rückseite (3) aufweist, und wobei alle drei Schichten in einer Prozessabfolge auf der passiven Rückseite (3) aufgesputtert sind.

Connection between sensor terminal and conductor path applied to glass plate uses conductive connection element ultrasonically welded to conductor path

Connection is provided by electrically conductive connection element (11), e.g. bonding wire, which is ultrasonically welded to conductor path (5) applied to surface of glass plate (1) and which is coupled to sensor terminal (13) mounted on glass plate. Surface (3) of glass plate is ridged at point of connection between conductor path and connection element, ultrasonic welding position lying in furrow between 2 ridges (4). An Independent claim for an application of a sensor terminal connection for a ceramic glass cooking hob surface is also included.

Elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements

Es handelt sich um ein elektronisches Bauelement (100a, 100b, 200), insbesondere ein optoelektronisches Bauelement. Das elektronische Bauelement weist ein Substrat (124, 224) mit mindestens einer Halbleiterchip-Kontaktschicht (110a, 110b, 210) auf. Auf der Halbleiterchip-Kontaktschicht (110a, 110b, 210) ist ein Halbleiterchip (102, 202) angeordnet. Zwischen der Halbleiterchip-Kontaktschicht (110a, 110b, 210) und einer dem Substrat (124, 224) zugewandten Kontaktfläche (104, 204) des Halbleiterchips (102, 202) ist eine Poren aufweisende Verbindungsschicht (106, 206) angeordnet.

Verfahren zum Herstellen von strukturierten Sinterschichten und Halbleiterbauelement mit strukturierter Sinterschicht

Die Erfindung betrifft ein Verfahren zum Herstellestrukturiertes Aufbringens einer Vielzahl von Sinterelementen (22a, 22b, 22c) aus einem die Sinterschicht ausbildenden Ausgangsmaterial auf einer Kontaktfläche (21) einer Hauptoberfläche (11a) eines Substrats (11), des Anordnens eines mit dem Substrat zu verbindenden Chips auf den Sinterelementen (22a, 22b, 22c), und des Erhitzens und Komprimierens der Sinterelemente (22a, 22b, 22c) zum Herstellen einer das Substrat und den Chip verbindenden strukturierten Sinterschicht, welche sich innerhalb der Kontaktfläche (21) erstreckt, wobei die Flächenbelegungsdichte der Sinterelemente (22a, 22b, 22c) auf dem Substrat (11) in einem Mittelbereich (21a) der Kontaktfläche größer ist als die Flächenbelegungsdichte der Sinterelemente in einem Randbereich (21c) der Kontaktfläche, und wobei von jedem der Sinterelemente (22a, 22b, 22c) mindestens ein lateral zur Hauptoberfläche des Substrats verlaufender Durchgangskanal (23) zum Rand der Kontaktfläche (21 ...

Sinterwerkstoff, Sinterverbindung sowie Verfahren zum Herstellen eines Sinterverbindung

Die Erfindung betrifft einen Sinterwerkstoff mit metallischen, mit einer organischen Beschichtung versehenen Strukturpartikeln. Erfindungsgemäß ist vorgesehen, dass nicht-organisch beschichtete, metallische und/oder keramische, beim Sinterprozess nicht ausgasende Hilfspartikel (7) vorgesehen sind. Ferner betrifft die Erfindung eine Sinterverbindung (1) sowie ein Verfahren zum Herstellen einer Sinterverbindung (1).

Verfahren zum Herstellen einer Halbleiteranordnung sowie entsprechende Halbleiteranordnung

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung (1), mit wenigstens einem Basiselement (2) und einem Halbleiter (3), wobei der Halbleiter (3) mittels einer Sinterschicht (4) an dem Basiselement (2) befestigt wird. Dabei ist vorgesehen, dass ein an der Sinterschicht (4) unmittelbar anliegender Bereich (9) des Basiselements (2) zumindest bereichsweise perforiert wird. Die Erfindung betrifft weiterhin eine Halbleiteranordnung (1).

Verfahren zum Herstellen einer Lötverbindung und Schaltungsbauteil

Die Erfindung betrifft ein Verfahren zum Herstellen einer Lötverbindung (20), bei dem auf ein Trägerelement (10) zwei Schichten (21; 21a, 22; 22a) aufgebracht werden, wobei die erste Schicht (21; 21a) zumindest Metallpartikel und Zusatzstoffe, insbesondere Flussmittel, und die zweite Schicht (22; 22a) zumindest Lotmittel aufweist, und wobei das Trägerelement (10) und die beiden Schichten (21; 21a, 22; 22a) anschließend einer Wärmebehandlung unterzogen werden, bei der die zweite Schicht (22; 22a) verflüssigt wird und in Wirkverbindung mit der ersten Schicht (21; 21a) gelangt. Erfindungsgemäß ist es vorgesehen, dass zur Ausbildung der ersten Schicht (21; 21a) und/oder der zweiten Schicht (22; 22a) wenigstens ein vorgefertigtes Element (31, 32) verwendet wird.

Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung

Eine Packung (100), die mindestens einen elektronischen Chip (102), einen ersten wärmeabführenden Körper (104), der thermisch mit einer Hauptoberfläche des mindestens einen elektronischen Chips (102) gekoppelt ist und dafür ausgelegt ist, Wärmeenergie von dem mindestens einen elektronischen Chip (102) abzuführen, ein Kapselungsmittel (108), das mindestens einen Teil des mindestens einen elektronischen Chips (102) und einen Teil des ersten wärmeabführenden Körpers (104) verkapselt, wobei mindestens ein Teil einer Oberfläche des ersten wärmeabführenden Körpers (104) aufgeraut ist.

Schaltungsträger, Leistungsschaltungsanordnung mit einem Schaltungsträger, Verfahren zum Herstellen eines Schaltungsträgers

Offenbart wird ein Schaltungsträger (ST) zum Halten eines elektrischen Leistungsbauelements (BE), umfassend: – einen Kühlkörper (KK) aus einem Metall oder einer Metalllegierung zum Halten und zum Kühlen des Leistungsbauelements (BE); – eine Isolierschicht (IS) aus einer elektrisch isolierenden Keramik, welche auf einer Oberfläche (OF1) des Kühlkörpers (KK) ausgebildet ist und zur elektrischen Isolation zwischen dem Leistungsbauelement (BE) und dem Kühlkörper (KK) dient; – eine Leiterbahnschicht (LS) aus Aluminium oder einer Aluminiumlegierung, welche auf einer von dem Kühlkörper (KK) abgewandten Oberfläche (OF2) der Isolierschicht (IS) ausgebildet ist und zur Herstellung flächiger, mechanischer und elektrischer Verbindung zu dem Leistungsbauelement (BE) dient; – eine elektrisch leitende Kontaktschicht (KS) aus Kupfer oder einer Kupferlegierung, welche auf einer vom Kühlkörper (KK) abgewandten Oberfläche (OF3) der Leiterbahnschicht (LS) ausgebildet ist und zur Herstellung flächiger, mechanischer ...

Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements

Es wird ein optoelektronisches Halbleiterbauelement angegeben, dass einen Halbleiterkörper (10) mit einer auf einer Hauptfläche des Halbleiterkörpers (10) aufgebrachten Kontaktmetallisierung (20) und eine Schutzschicht (30), die den Halbleiterkörper (10) und die Kontaktmetallisierung (20) teilweise bedeckt, ein an den Halbleiterkörper (10) seitens der Hauptfläche stoffschlüssig angefügtes Substrat (40), eine Aussparung (50) und eine innerhalb der Aussparung (50) angeordnete Anschlussschicht (60) aufweist. Die Aussparung (50) und die Anschlussschicht (60) erstrecken sich von einer dem Halbleiterkörper (10) abgewandten Seite des Substrats (40) durch das Substrat (40) und die Schutzschicht (30) bis zu der Kontaktmetallisierung (20), und die Anschlussschicht (60) kontaktiert die Kontaktmetallisierung (20) elektrisch.

Halbleitervorrichtung

Halbleitervorrichtung (2), die aufweist:ein erstes Halbleiterelement (3) und ein zweites Halbleiterelement (5), wobei jedes der Halbleiterelemente, erstes Halbleiterelement (3) und zweites Halbleiterelement (5), Elektroden (3a, 3b, 5a, 5b) an beiden Hauptflächen davon aufweist,eine erste Metallplatte (12) und eine zweite Metallplatte (15), die das erste Halbleiterelement (3) dazwischen eingefügt haben, wobei die erste Metallplatte (12) und die zweite Metallplatte (15) an die Elektroden (3a, 3b) des ersten Halbleiterelements (3) jeweils mit entsprechenden ersten gelöteten Abschnitten (18a, 18b, 18c) gebondet sind,eine dritte Metallplatte (22) und eine vierte Metallplatte(25), die das zweite Halbleiterelement (5) dazwischen eingefügt haben, wobei die dritte Metallplatte (22) und die vierte Metallplatte (25) an die Elektroden (5a, 5b) des zweiten Halbleiterelements (5) jeweils mit entsprechenden zweiten gelöteten Abschnitten (28a, 28b, 28c) gebondet sind,eine Harzpackung (9), in der das erste ...

Leitungsintegrierter Schalter und Verfahren zum Herstellen eines leitungsintegrierten Schalters

Leitungsintegrierter Schalter mit zumindest einem ersten metallischen Flachteil 2, zumindest einen zweiten metallischen Flachteil 8, wobei die Flachteile in einem Überlappungsbereich mit ihren breiten Seiten übereinander angeordnet sind und in dem Überlappungsbereich ein Halbleiterschalter 18 zwischen den Flachteilen 2, 8, die Flachteile 2, 8 schaltend miteinander verbindend, angeordnet ist. Ein einfacher Aufbau ist dadurch möglich, dass zumindest im Überlappungsbereich ein erstes der Flachteile 2 auf einer dem zweiten der Flachteile 8 zugewandten Seite zumindest teilweise mit einer Isolation beschichtet ist, wobei in der Isolation in einem Kontaktbereich 10 eine Ausnehmung vorgesehen ist und der Halbleiterschalter 18 in dem Kontaktbereich 10 mit dem Flachteil 8 elektrisch kontaktiert ist.

Halbleiter-Bauelement und Verfahren

Ein Halbleiter-Bauelement weist Folgendes auf: ein Substrat; eine erste Umverteilungsschicht (RDL) über einer ersten Seite des Substrats; eine oder mehrere Halbleiter-Dies, die über der ersten RDL angeordnet sind und mit dieser elektrisch verbunden sind; und ein Verkapselungsmaterial über der ersten RDL und um den einen oder die mehreren Halbleiter-Dies. Das Halbleiter-Bauelement weist weiterhin Anschlüsse auf, die an einer zweiten Seite des Substrats befestigt sind, die der ersten Seite gegenüberliegt, wobei die Anschlüsse elektrisch mit der ersten RDL verbunden sind. Das Halbleiter-Bauelement weist weiterhin eine Polymerschicht auf der zweiten Seite des Substrats auf, wobei die Anschlüsse von der Polymerschicht her über eine erste Oberfläche der Polymerschicht überstehen, die von dem Substrat entfernt ist. Ein erster Teil der Polymerschicht, der die Anschlüsse kontaktiert, hat eine erste Dicke, und ein zweiter Teil der Polymerschicht zwischen benachbarten Anschlüssen hat eine zweite Dicke ...

Leistungsmodul

Das Leistungsmodul weist mindestens ein elektrisches Bauteil mit einer Kontaktfläche auf, wobei welchem das elektrische Bauteil mittels der Kontaktfläche an mindestens ein mit offenporigem Material gebildetes Kontaktstück des Leistungsmoduls elektrisch kontaktiert ist und das zumindest eine elektrische Bauteil und das zumindest eine Kontaktstück, zumindest in Richtungen der flächigen Erstreckungen der mindestens einen Kontaktfläche, relativ zueinander zumindest formschlüssig festgelegt sind.

Optoelektronisches Halbleiterbauteil

In mindestens einer Ausführungsform des optoelektronischen Halbleiterbauteils (1) umfasst dieses einen Träger (2) sowie mindestens einen optoelektronischen Halbleiterchip (3), der an einer Trägeroberseite (20) angebracht ist. Weiterhin beinhaltet das Halbleiterbauteil (1) mindestens einen Bonddraht (4), über den der Halbleiterchip (3) elektrisch kontaktiert ist, sowie mindestens einen Abdeckkörper (5), der auf einer Strahlungshauptseite (30) angebracht ist und der den Bonddraht (4) überragt. Zumindest eine reflektierende Vergussmasse (6) umgibt den Halbleiterchip (3) in lateraler Richtung und reicht mindestens bis zu der Strahlungshauptseite (30) des Halbleiterchips (3). Der Bonddraht (4) ist vollständig von der reflektierenden Vergussmasse (6) oder vollständig von der reflektierenden Vergussmasse (6) zusammen mit dem Abdeckkörper (5) überdeckt.

Verfahren zur Aushärtung eines elektrisch leitfähigen Klebstoffs und Kontaktstelle zwischen zwei Fügepartnern

Die Erfindung betrifft ein Verfahren zur Aushärtung eines elektrisch leitfähigen Klebstoffs (12) mit elektrisch leitfähigen Partikeln, bei dem die Fügepartner (14, 16) mit einer Aufheizrate von mehr als mehr als 15 K/min, insbesondere mehr als 25 K/min, auf eine Temperatur von mehr als 180°C erwärmt werden. Durch den Einsatz eines langsamen Härtersystems, beispielsweise einem aminischen Härter, in Kombination mit einer sehr schnellen Erwärmung der Fügepartner auf Temperaturen 180°C oder mehr, kann die Gefügestruktur der Partikel derart optimiert werden, dass durchgängige, relativ massive metallische, elektrisch und thermisch leitfähige Pfade (20) entstehen. Die Erfindung betrifft außerdem die Verwendung eines elektrisch leitfähigen Klebstoffs mit elektrisch leitfähigen Partikeln bei der Kontaktierung eines Leistungshalbleiters mit einem Schaltungsträger.

Wärmeabführende Halbleitervorrichtung

Leistungsmodul

Ein Leistungsmodul umfasst eine Leistungshalbleitervorrichtung und eine Chip-Komponente, die auf einem ersten und einem zweiten Schaltungsmuster angeordnet ist, welche elektrisch mit der Leistungshalbleitervorrichtung verbunden sind, und die derart angeordnet ist, dass sie das erste und das zweite Schaltungsmuster überbrückt. Die Chip-Komponente ist derart angeordnet, dass jeweils eine erste und eine zweite Elektrode auf dem ersten und dem zweiten Schaltungsmuster positioniert sind, und die erste und die zweite Elektrode und das erste und das zweite Schaltungsmuster sind jeweils mit Lotschichten verbunden. Zwischen einer unteren Fläche der Chip-Komponente und dem ersten Schaltungsmuster und zwischen der unteren Fläche der Chip-Komponente und dem zweiten Schaltungsmuster sind zwei Abstandhalter vorgesehen, die an Positionen nahe der ersten und der zweiten Elektrode jeweils parallel zueinander liegen. Die Lotschichten existieren nicht auf einer inneren Seite der beiden parallel zueinander ...

Feldemissionsvorrichtungen und Verfahren zu ihrer Herstellung

Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine elektronische Vorrichtung ein erstes Emitter/Kollektor-Gebiet und ein zweites Emitter/Kollektor-Gebiet auf, die in einem Substrat angeordnet sind. Das erste Emitter/Kollektor-Gebiet hat eine erste Kante/Spitze, und das zweite Emitter/Kollektor-Gebiet hat eine zweite Kante/Spitze. Ein Zwischenraum trennt die erste Kante/Spitze von der zweiten Kante/Spitze. Das erste Emitter/Kollektor-Gebiet, das zweite Emitter/Kollektor-Gebiet und der Zwischenraum bilden eine Feldemissionsvorrichtung.

Gehäuse eines integrierten Schaltkreises und Verfahren zum Bilden desselben

Eine Ausführungsform einer Gehäuse-auf-Gehäuse(PoP)-Vorrichtung umfasst eine Gehäusestruktur, einen Gehäuseträger und eine Vielzahl von Anschlüssen, die die Gehäusestruktur mit dem Gehäuseträger verbinden. Die Gehäusestruktur umfasst einen Logikchip, der mit einem Speicherchip verbunden ist, eine Formmasse, die den Speicherchip umschließt und eine Vielzahl leitfähiger Stifte, die sich durch die Formmasse hindurch erstrecken. Die Vielzahl der leitfähigen Stifte ist an Kontaktpolstern auf dem Logikchip befestigt.

Miniaturisiertes SMD-Diodenpaket und Herstellungsverfahren dafür

Miniaturisiertes SMD-Diodenpaket (10), umfassend:einen Diodenchip (30a, 30b, 30c) mit einer TVS-Diode, einer Schottkydiode, einer Schaltdiode, einer Zenerdiode oder einer Gleichrichterdiode, der eine Bodenfläche aufweist, die mit einer positiven Elektrode (31) und einer negativen Elektrode (31) versehen ist;eine Bodenleiterplatte (50) aus einer Keramikplatte, einer Kunststoffplatte, einer Verbundplatte oder einer wärmeableitenden Platte;zwei Schaltkreiselektroden (56a, 56b), die separat auf der Bodenleiterplatte (50) aufgebracht sind und elektrisch mit der jeweiligen positiven Elektrode und negativen Elektrode (31) an der Bodenfläche des Diodenchips (30a, 30b, 30c) verbunden sind;eine Kapselung (75) aus einem Keramikmaterial oder einem Kunststoffmaterial zur Bildung einer integrierten Struktur mit der Bodenleiterplatte (50), um den Diodenchip (30a, 30b, 30c) und die zwei Schaltkreiselektroden (56a, 56b) zu kapseln, derart dass sich jeweils ein Ende der zwei Schaltkreiselektroden (56a, 56b ...

PCB-BASIERTER FENSTERRAHMEN FÜR HF-LEISTUNGSPACKAGE, Halbleiterpackage und Verfahren zum Herstellen eines Halbleiterpackage

Halbleiterpackage, umfassend:eine kupferhaltige Grundplatte (100), die einen Chip-Befestigungsbereich (102; 103) und einen peripheren Bereich (101; 104) aufweist;einen Transistorchip (110), der einen ersten Anschluss, der am Chip-Befestigungsbereich (102; 103) der Grundplatte (100) angebracht ist, und einen zweiten Anschluss und einen dritten Anschluss abgewandt von der Grundplatte (100) aufweist; undeinen Rahmen (120), der ein elektrisch isolierendes Glied (122) umfasst, das eine am peripheren Bereich (101; 104) der Grundplatte (100) angebrachte erste Seite (128), eine von der Grundplatte (100) abgewandte zweite Seite (126), eine erste kupferhaltige Metallisierung (138) an der ersten Seite (128) des isolierenden Glieds (122) und eine zweite kupferhaltige Metallisierung (130) an der zweiten Seite (126) des isolierenden Glieds (122) umfasst, wobei jede Rahmenmetallisierung eine Schicht von Ni (250) auf Kupfer und eine Schicht von Au (252) auf dem Ni (250) umfasst,wobei das isolierende Glied ...

GESTAPELTE INTEGRIERTE SCHALTUNGEN MIT UMVERTEILUNGSLEITUNGEN

Eine integrierte Schaltungsstruktur umfasst einen ersten und einen zweiten Halbleiterchip. Der erste Halbleiterchip umfasst ein erstes Substrat und mehrere erste dielektrische Schichten, die unter dem ersten Substrat liegen. Der zweite Halbleiterchip umfasst ein zweites Substrat und mehrere zweite dielektrische Schichten über dem zweiten Substrat, wobei die mehreren ersten und zweiten dielektrischen Schichten mit einander gebondet sind. Eine Metall-Anschlussstelle liegt in den mehreren zweiten dielektrischen Schichten. Eine Umverteilungsleitung liegt über dem ersten Substrat. Ein Kontaktstöpsel ist mit der Umverteilungsleitung elektrisch verbunden. Der Kontaktstöpsel umfasst einen ersten Abschnitt, der sich von einer oberen Fläche des ersten Substrats zu einer unteren Fläche des ersten Substrats erstreckt, und einen zweiten Abschnitt, der sich von der unteren Fläche des ersten Substrats zu der Metall-Anschlussstelle erstreckt. Eine untere Fläche des zweiten Abschnitts berührt eine obere ...

Semiconductor device e.g. electro-mechanical control device for controlling motor used in vehicle, has first heat-conducting element that is laminated between metal element and second heat conducting elements

The semiconductor device (10a) has a first heat conducting element (5a) arranged between the semiconductor components (1a-1q) and the metallic element (4). Several second heat-conducting elements (6a) are arranged on second surface of semiconductor device. The heat generated by semiconductor component is discharged to metal element. The first heat-conducting element is laminated between metal element and second heat conducting elements, such that the distances (D) between all second heat-conducting elements and metallic element are equal. The second heat-conducting element has thermal conductivity higher than the first heat-conducting element. The printed circuit board (2a) is made of insulating resin material, and predetermined wiring pattern is composed of copper foil. An independent claim is included for method for manufacturing semiconductor device.

Halbleitereinrichtung

Halbleitereinrichtung, aufweisend:eine Radiatorplatte (1);eine auf der Radiatorplatte (1) angeordnete Harzisolierungsschicht (2);ein Gehäuse (8); undein Versiegelungsmaterial (10), das in ein Inneres des Gehäuses (8) gefüllt ist,gekennzeichnet durch einen Harzblock (11), der aus Harz besteht und ringförmig angeordnet ist, um einen Endteil der Radiatorplatte (1) und einen Endteil der Harzisolierungsschicht (2) zu bedecken;wobei das Gehäuse (8) angeordnet ist, um den Harzblock (11) zu bedecken;wobei das Gehäuse (8) über ein Haftmaterial (6) an den Harzblock (11) oder die Harzisolierungsschicht (2) gebondet ist; undwobei das Versiegelungsmaterial (10) und der Harzblock (11) durch das Haftmaterial (6) voneinander getrennt sind.

Multichipanordnung und entsprechendes Herstellungsverfahren

Die vorliegende Erfindung schafft eine Multichipanordnung und ein entsprechendes Herstellungsverfahren. Die Multichipanordnung ist ausgestattet mit einem Umverdrahtungssubstrat (UV; UV'; UV''; UV'''; UV'''') mit einer Chipanbringungsseite (O; O'; O''; O'''; O''''), einem ersten Chip (C1; C1'; C1'') mit einer ersten Vorderseite (V1; V1'; V1'') und einer ersten Rückseite (R1; R1'; R1''), welcher mit der ersten Rückseite (R1; R1'; R1'') auf der Chipanbringungsseite (O; O'; O''; O'''; O'''') angebracht ist und welcher eine erste elektrische Kontaktanordnung (B1; B1'; B1") aufweist, und einem zweiten Chip (C2; C2') mit einer zweiten Vorderseite (V2; V2') und einer zweiten Rückseite (R2; R2'), welcher mit der zweiten Rückseite (R2; R2') auf der Chipanbringungsseite (O; O'; O''; O'''; O'''') angebracht ist und welcher eine zweite elektrische Kontaktanordnung (B2; B2') an der zweiten Vorderseite (V2; V2') aufweist. Der zweite Chip (C2; C2') weist an der zweiten Rückseite (R2; R2') eine Aussparung ...

Optisches Halbleitermodul

Mikroelektronikgehäuse, das eine erhöhte Speicherkomponentendichte bereitstellt

Hier beschriebene Beispiele umfassen eine Mikroelektronikgehäuseanordnung eines Solid-State-Laufwerks, die ein Substrat und eine Vielzahl von Mikroelektronikkomponenten umfasst, die an das Substrat angeschlossen sind. Die Vielzahl von Mikroelektronikkomponenten kann durch eine Komponentenlücke durchgängig voneinander getrennt sein. Das Mikroelektronikgehäuse kann außerdem ein Die-Bauelement umfassen, das an das Substrat angeschlossen ist, wobei sich das Die-Bauelement über die Komponentenlücke erstreckt und vertikal zwischen der Vielzahl von Mikroelektronikkomponenten und dem Substrat angeordnet ist. Bei einigen Beispielen sind die Mikroelektronikkomponenten und das Die-Bauelement jeweils mithilfe einer Vielzahl von Verbindungskomponenten (z.B. einer Lötkugelmatrix) an das Substrat angeschlossen. Die Vielzahl von Verbindungskomponenten kann auf den Mikroelektronikkomponenten so angeordnet sein, dass sie einen oder mehrere offene Bereiche definieren, die frei von Verbindungskomponenten sind ...

Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls

Ein Leistungshalbleitermodul kann einen Träger, einen Leistungshalbleiterchip, der so über dem Träger angeordnet ist, dass eine erste Hauptseite des Leistungshalbleiterchips dem Träger zugewandt ist, einen Kontaktclip, der so über dem Leistungshalbleiterchip angeordnet ist, dass eine zweite, der ersten Hauptseite gegenüberliegende Hauptseite des Leistungshalbleiterchips; dem Kontaktclip zugewandt ist, und ein zwischen der zweiten Hauptseite und dem Kontaktclip angeordnetes Abstandshalterelement umfassen, wobei eine erste Lötverbindung die zweite Hauptseite und das Abstandshalterelement verbindet und wobei eine zweite Lötverbindung das Abstandshalterelement und den Kontaktclip verbindet.

Halbleitervorrichtung mit Metallplatten und Halbleiterchip

Es wird eine Halbleitervorrichtung geschaffen, die aufweist: einen Halbleiterchip (10); eine erste Metallplatte (20), die mittels einer ersten Lötschicht (51) auf einer Seite des Chips (10) angeordnet ist; eine zweite Metallplatte (40), die mittels einer zweiten Lötschicht (52) auf der anderen Seite des Chips (10) angeordnet ist; eine dritte Metallplatte (30), die mittels einer dritten Lötschicht (53) auf der zweiten Metallplatte (40) angeordnet ist; eine Stützeinrichtung (80, 85, 87) zum Halten eines Abstands zwischen dem Chip (10) und der ersten Metallplatte (20) und/oder zwischen dem Chip (10) und der zweiten Metallplatte (40); und eine Aufnahmeeinrichtung (90) zum Aufnehmen von überschüssigem Lot, wenn die dritte Lötschicht (53) das überschüssige Lot aufweist.

Halbleiterpackung und Herstellungsverfahren hierfür

Die Erfindung bezieht sich auf eine Halbleiterpackung und ein Verfahren zur Herstellung einer solchen. DOLLAR A Erfindungsgemäß beinhaltet die Halbleiterpackung einen Halbleiterchip (100) mit je einem integrierten Schaltungsaufbau auf beiden Seiten (A, B), ein Substrat (110), erste und zweite Bonddrähte (130, 132), ein erstes und zweites Abdichtungsmaterial (140, 142) und eine Mehrzahl von Lotkugeln (150). DOLLAR A Verwendung in der Halbleiterpackungstechnologie.

Bond for forming connection between semiconductor component and metallic connector, has connector consisting of copper, where semiconductor component having metallization layer containing copper is formed at connector facing side

The bond (10) has a connector (15) consisting of copper, which is designed as laser beam welding connection. A semiconductor component (1) is formed at the connector facing side and provided with a metallization layer (6) consisting of copper. The thickness of metallization layer is 10-50mu m. The connector is formed as band shape.

Elektronische Baugruppe und Verfahren zu deren Herstellung

Die vorliegende Erfindung betrifft eine elektronische Baugruppe (50, 50') mit einem Leiterplattenmehrschichtaufbau (10) aus mindestens zwei elektrisch leitenden Schichten (12, 14), die jeweils mindestens einen über den Mehrschichtaufbau (10) hinausragenden Schichtabschnitt (12.2, 14.1, 14.2) aufweisen, der einen zur direkten Ankontaktierung eines zusätzlichen passiven Bauelements (C, C'; L;) ausgebildeten Anschlussbereich definiert.

Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements

Die Erfindung betrifft ein Halbleiterbauelement (4) mit zumindest einem Chip (2) und einem Substrat (7), wobei der Chip (2) eine Rückseite (6) aufweist, welche mit einer ersten Oberfläche (8) des Substrats (7) mittels Diffusionslöten verbunden ist, wobei in der ersten Oberfläche (8) des Substrats (7) Vertiefungen (11) ausgebildet sind, welche intermetallische Phasen enthalten, die während des Diffusionslötens gebildet werden. Die Erfindung betrifft weiterhin Verfahren zum Herstellen eines Halbleiterbauelements (4), welches die Schritte umfasst: Beschichten einer Rückseite (6) eines Chips (2) mit einem Lotmetall, welches zum Diffusionslöten geeignet ist; Anfertigen eines Substrats (7) mit einer ersten Oberfläche (8), die aus einem Material besteht, welches zum Diffusionslöten geeignet ist; Bilden von Vertiefungen (11) in der ersten Oberfläche (8) des Substrats (7); und Verbinden der Rückseite (6) des Chips (2) mit der ersten Oberfläche (8) des Substrats (7) durch Diffusionslöten.

Verfahren zum Verbinden eines Chips mit einem Substrat unter Verwendung einer isotropen Verbindungsschicht und Verbundsystem aus Chip und Substrat

The invention relates to a method and a system whereby a chip (1) is coupled to a substrate (4), said chip having at least two bond pads (2) arranged on the same side at a distance from each other, and said substrate having at least two contact bond pads (5) arranged on the same side. An isotropic adhesive is applied to the side of the chips (1) where the bond pads (2) are arranged, or to the side of the substrate (4) where the contact bond pads (5) are arranged. The chip (1) and the substrate (4) are aligned in relation to each other so that the bond pads (2) of the chip (1) and the contact bond pads (5) of the substrates (4) are opposite each other. After the coupling, which occurs by bringing together the chip (1) and the substrate (2), a totally flat isotropic coupling layer (3) of adhesive is formed.

Halbleitervorrichtung mit Abstrahlungsbauteilen

Leistungshalbleitermodul

Es wird ein Leistungshalbleitermodul offenbart. Eine Ausführungsform enthält ein Mehrschichtsubstrat mit mehreren Metallschichten und mehreren Keramikschichten, wobei die Keramikschichten zwischen den Metallschichten liegen.

Method of surface-mounting components

A carrier substrate 105 is provided with a plurality of electronic components 103, each of the electronic components having at least one electrical contact coated with electrically conductive adhesive 102. The carrier substrate 105 is attached to the flexible circuit board 106 such that the electronic components 103 are adhered to the flexible circuit board 106 in electrical contact therewith via the conductive adhesive 102. The conductive adhesive may be applied to the components via a flexible substrate. The components may be attached to the carrier substrate by a thermal release adhesive so that when the conductive adhesive is cured, the carrier substrate is released from the components. The flexible circuit board may be stored on a roll after the electronic components are adhered to it (Fig. 12).

Substrate for integrated circuit devices including multi-layer glass core and methods of making the same

Improved metal to metal bonding for stacked (3D) integrated circuits

Integrated circuit packaging for improving effective chip-bonding area

Semiconductor element including an electrode construction

Semiconductor device which dissipates heat

The semiconductor device includes a package (10) accommodating a semiconductor chip (20), and a plurality of connecting leads (30). One end portion of each connecting lead (30) is attached to the semiconductor chip (20) by an adhesive member (40) and the other end portion thereof is external to the package (10) and is connected to a circuit substrate (15). The semiconductor device further includes at least one heat-dissipating lead (60), whose one end portion is attached to the semiconductor chip (20) by the adhesive member (40) and whose other end portion is external to the package (10) and is separated from the circuit substrate (15). The semiconductor device also includes a heat-dissipating body (50) inserted into the adhesive member (40): one portion thereof is connected to the heat-dissipating lead (60).

BONDING SEMICONDUCTOR CHIPS TO A LEAD FRAME

Reconstituted device including die and functional material

Dies from a wafer are reassembled with passive components and encapsulated to form a reconstituted electronic device 10 comprising a die 11, a passive, functioning component 13 and a metallic redistribution layer 15 which defines an electronic component in an area at least partially above the functioning material. The electronic component may be a metal-oxide-metal capacitor, an inductor or an antenna. The functioning material may be ceramic or it may be a ferrite. The functioning material may surround the die. In one embodiment the functioning material is a ceramic body with a metallic coating 110 (figure 10) on a face opposite that of the surface of the substrate on which the die and functioning material are embedded, a metallic via 102 (figure 9) is included through the ceramic body to contact the metal coating, the redistribution layer/ceramic body/metal coating structure forms a capacitor. In another embodiment the functioning material may be a metal carrier 120 (figure 11) with an ...

Miniaturized electrical component comprising an MEMS and an ASIC and production method

Miniaturized electrical component comprising a MEMS and an ASIC and production method

An integrated circuit chip assembly and a method of mounting an integrated circuit chip to external circuitry

OPTOELEKRTONI ARRANGEMENT AND PROCEDURE FOR THEIR PRODUCTION

SEMICONDUCTOR COMPONENT, SEMICONDUCTOR BODY AND PROCEDURE FOR ITS PRODUCTION

ADHESIVE, ADHESIVE ARTICLE, CIRCUIT SUBSTRATE FOR SEMICONDUCTOR ASSEMBLY WITH AN ADHESIVE AND A SEMICONDUCTOR ARRANGEMENT THESE CONTAINS

A method of applying a bonding layer

Die Erfindung betrifft ein Verfahren zum Aufbringen einer aus einer Grundschicht und einer Schutzschicht bestehenden Bondschicht auf ein Substrat mit folgenden Verfahrensschritten: Aufbringen eines oxidierbaren Grundmaterials als Grundschicht auf eine Bondseite des Substrats, zumindest teilweises Bedecken der Grundschicht mit einem in dem Grundmaterial zumindest teilweise lösbaren Schutzmaterial als Schutzschicht. Weiterhin betrifft die Erfindung ein korrespondierendes Substrat.

CONNECT SUBSTRATES FORMED PARTICULARLY BY LIGHT WITH ANIMAL ENDS DIODES WITH AND CLAMPING DEVICE FOR CONNECTING LIGHT WITH ANIMAL ENDS DIODES WITH PARTICULARLY FORMED SUBSTRATES

PROCEDURE FOR THE PRODUCTION OF A MATRIX FOR THE DETECTION OF ELECTROMAGNETIC RADIATION IN PARTICULAR INFRARED RADIATION

Verfahren zum Bonden von Substraten

Die vorliegende Erfindung betrifft ein Verfahren zum Bonden eines ersten Substrats (1) mit einem zweiten Substrat (2) mittels einer zwischen den Substraten (1, 2) angeordneten Verbindungsschicht (7) aus einem Verbindungsmaterial (3, 5) mit folgenden Schritten: Aufbringen des Verbindungsmaterials (3, 5) auf das erste Substrat (1) und/oder das zweite Substrat (2) in flüssiger Form, Aufbringen des Verbindungsmaterials (3, 5) durch Schleuderbelackung oder Sprühbelackung gleichmäßig über eine Substratoberfläche (lo) des ersten unteren Substrats (1), Verteilen des Verbindungsmaterials (3, 5) zwischen den Substraten (1, 2) durch Annähern der Substrate (1, 2), wobei das Verteilen selbsttätig mittels der Kapillarkraft des flüssigen Verbindungsmaterials (3, 5) erfolgt, wobei eines der beiden Substrate (1, 2) nach einer Kontaktierung des mindestens einen Tropfens mit dem ersten unteren Substrat (1) freigelassen wird, und dadurch Ausbilden der Form der Verbindungsschicht (7) mit einer Dicke t, wobei ...

Substrate composite, method and apparatus for bonding substrates

Die Erfindung betrifft ein Verfahren zum Bonden eines ersten Substrats (1) mit einem zweiten Substrat (7) mit folgenden Schritten, insbesondere folgendem Ablauf: - Kontaktierung einer ersten Kontaktfläche (lk) des ersten Substrats (1) mit einer parallel zur ersten Kontaktfläche (lk) ausgerichteten zweiten Kontaktfläche (18k) des zweiten Substrats (7), wodurch eine gemeinsame Kontaktfläche (22) gebildet wird, - Herstellung einer punktuellen, stoffschlüssigen Verbindung zwischen dem ersten Substrat (1) und dem zweiten Substrat (7) außerhalb der gemeinsamen Kontaktfläche (22). Weiterhin betrifft die Erfindung eine korrespondierende Vorrichtung und einen Substratverbund aus einem ersten Substrat (1) und einem zweiten Substrat (7), bei dem eine erste Kontaktfläche (lk) des ersten Substrats (1) mit einer parallel zur ersten Kontaktfläche (lk) ausgerichteten zweiten Kontaktfläche (18k) des zweiten Substrats (7) eine gemeinsame Kontaktfläche (22) bildet, wobei außerhalb der gemeinsamen Kontaktfläche ...

PROCEDURE FOR THE ESTABLISHMENT OF AN ELECTRONIC CONSTRUCTION UNIT ON A PRINTED CIRCUIT BOARD, PRODUCTION PROCEDURE OF A TRÄGERLAGE AND A SPAN, AS WELL AS SYSTEM CONSISTING OF A PRINTED CIRCUIT BOARD AND AT LEAST AN ELECTRONIC CONSTRUCTION UNIT

ARRANGEMENT FOR THE REDUCTION OF PIEZOELECTRIC EFFECTS IN AT LEAST A IN OF AN ACTIVE SEMICONDUCTOR MATERIAL LAYER ARRANGEMENT PIEZOELECTRIC EFFECT-SENSITIVE, ELECTRICAL ELEMENT

TRANSFER VOLUME WITH ELECTRICAL AND THERMAL LEADING ADHESIVE.

OPTOELEKRTONI ARRANGEMENT AND PROCEDURE FOR THEIR PRODUCTION

OPTOELEKRTONI ARRANGEMENT AND PROCEDURE FOR THEIR PRODUCTION

OPTOELEKRTONI ARRANGEMENT AND PROCEDURE FOR THEIR PRODUCTION

OPTOELEKRTONI ARRANGEMENT AND PROCEDURE FOR THEIR PRODUCTION

OPTOELEKRTONI ARRANGEMENT AND PROCEDURE FOR THEIR PRODUCTION

Semiconductor package having a stacked structure

A semiconductor package includes a substrate, a first semiconductor chip stacked on the substrate and a second semiconductor chip stacked on the first semiconductor chip. In the semiconductor package, the second semiconductor chip is rotated to be stacked on the first semiconductor chip. The semiconductor package is used in an electronic system.

Active energy ray-curable pressure-sensitive adhesive for re-release and dicing die-bonding film

Provided is an active energy ray-curable pressure-sensitive adhesive for re-release, which has a small influence on an environment or a human body, can be easily handled, can largely change its pressure-sensitive adhesiveness before and after irradiation with an active energy ray, and can express high pressure-sensitive adhesiveness before the irradiation with the active energy ray and express high releasability after the irradiation with the active energy ray. The active energy ray-curable pressure-sensitive adhesive for re-release includes an active energy ray-curable polymer (P), in which the polymer (P) includes one of a polymer obtained by causing a carboxyl group-containing polymer (P3) and an oxazoline group-containing monomer (m3) to react with each other, and a polymer obtained by causing an oxazoline group-containing polymer (P4) and a carboxyl group-containing monomer (m2) to react with each other.

Semiconductor device

In a non-leaded type semiconductor device, a tab, tab suspension leads, and other leads are exposed to one surface of a seal member. A semiconductor element is positioned within the seal member and fixed to a surface of the tab with an adhesive. The tab is formed larger than the semiconductor element so that outer peripheral edges of the tab are positioned outside outer peripheral edges of the semiconductor element. A groove is formed in the tab surface portion positioned between the area to which the semiconductor element is fixed and wire connection areas to which the wires are connected, the groove being formed so as to surround the semiconductor element fixing area, thereby preventing peeling-off between the tab to which the semiconductor element is fixed and the resin which constitutes the package.

Semiconductor device and package

A semiconductor device includes a semiconductor substrate having an upper surface, a lower surface, a first side and a second side, wherein the lower surface has a slope so that the first side is thicker than the second side, and a circuit pattern including a bonding pad on the upper surface of the semiconductor substrate.

Substrate for semiconductor element, method for manufacturing substrate for semiconductor element, and semiconductor device

Provided is a manufacturing method of a semiconductor element substrate including: a step of forming a first photoresist pattern on a first surface of a metallic plate, to form a semiconductor element mounting part, a semiconductor element electrode connection terminal, a wiring, an outer frame part, and a slit; a step of forming a second photoresist pattern on the second surface of the metallic plate; a step of forming the slit by half etching to connect the metallic chip with a four corners of the outer frame part; a step of forming a plurality of concaved parts on the second surface of the metallic plate; a step of forming a resin layer by injecting a resin to the plurality of concaved parts; and a step of etching the first surface of the metallic plate and forming the semiconductor element electrode connection terminal and the outer frame.

Semiconductor Device and Method of Forming RDL Wider than Contact Pad along First Axis and Narrower than Contact Pad Along Second Axis

A semiconductor device has a semiconductor die and first conductive layer formed over a surface of the semiconductor die. A first insulating layer is formed over the surface of the semiconductor die. A second insulating layer is formed over the first insulating layer and first conductive layer. An opening is formed in the second insulating layer over the first conductive layer. A second conductive layer is formed in the opening over the first conductive layer and second insulating layer. The second conductive layer has a width that is less than a width of the first conductive layer along a first axis. The second conductive layer has a width that is greater than a width of the first conductive layer along a second axis perpendicular to the first axis. A third insulating layer is formed over the second conductive layer and first insulating layer.

Laminated semiconductor substrate, laminated chip package and method of manufacturing the same

In a laminated semiconductor substrate, a plurality of semiconductor substrates are laminated. Each of the semiconductor substrate has a plurality of scribe-groove parts formed along scribe lines. Further, each of the semiconductor substrate has a plurality of device regions insulated from each other and has a semiconductor device formed therein. Further, an uppermost substrate and a lowermost substrate have an electromagnetic shielding layer formed using a ferromagnetic body. The electromagnetic shielding layer is formed in a shielding region except the extending zone. The extending zone is set a part which the wiring electrode crosses, in a peripheral edge part of the device region.

Semiconductor device

A semiconductor device which includes a substrate, a semiconductor element arranged on the substrate, a heat dissipation component arranged on the semiconductor element, and a mold component covering an upper part of the substrate, the semiconductor element and the heat dissipation component, wherein an area of a surface on the semiconductor element of the heat dissipation component is larger than an area of a surface on which the heat dissipation component of the semiconductor element is arranged.

Chip package and fabricating method thereof

A chip package and a fabrication method thereof are provided. The chip package includes a substrate and a chip disposed over the substrate. A solder layer is disposed between the chip and the substrate. A conductive pad is disposed between the solder layer and the substrate, wherein the conductive pad includes a first portion disposed under the solder layer, a second portion disposed away from the first portion and a connective portion disposed between the first portion and the second portion. The connective portion has a width which is narrower than a width of the first portion along a first direction perpendicular to a second direction extending from the first portion to the connective portion.

Power Semiconductor Module, Method for Producing a Power Semiconductor Module and a Housing Element for a Power Semiconductor Module

A power semiconductor module includes a housing element into which one or more connecting lugs are inserted. Each connecting lug has a foot region on the topside of which one or more bonding connections can be produced. In order to fix the foot regions, press-on elements are provided, which press against the end of the connecting lug.

Semiconductor device, electronic apparatus, and method of manufacturing semiconductor device

A semiconductor chip is mounted on a first surface of an interconnect substrate, and has a multilayer interconnect layer. A first inductor is formed over the multilayer interconnect layer, and a wiring axis direction thereof is directed in a horizontal direction to the interconnect substrate. A second inductor is formed on the multilayer interconnect layer, and a wiring axis direction thereof is directed in the horizontal direction to the interconnect substrate. The second inductor is opposite to the first inductor. A sealing resin seals at least the first surface of the interconnect substrate and the semiconductor chip. A groove is formed over the whole area of a portion that is positioned between the at least first inductor and the second inductor of a boundary surface of the multilayer interconnect layer and the sealing resin.

Semiconductor device and method of manufacturing the same

A preferred aim of the invention is to provide technique for improving reliability of semiconductor devices when using a low-dielectric-constant film having a lower dielectric constant than a silicon oxide film to a part of an interlayer insulating film. More specifically, to achieve the preferred aim, an interlayer insulating film IL 1 forming a first fine layer is formed of a middle-Young's-modulus film, and thus it is possible to separate an integrated high-Young's-modulus layer (a semiconductor substrate 1 S and a contact interlayer insulating film CIL) and an interlayer insulating film (a low-Young's-modulus film; a low-dielectric-constant film) IL 2 forming a second fine layer not to let them directly contact with each other, and stress can be diverged. As a result, film exfoliation of the interlayer insulating film IL 2 formed of a low-Young's-modulus film can be prevented and thus reliability of semiconductor devices can be improved.

Systems and Methods for Heat Dissipation Using Thermal Conduits

The addition of thermal conduits by bonding bond wires to bond pads either in a wire loop configuration or a pillar configuration can improve thermal dissipation of a fabricated die. The thermal conduits can be added as part of the normal packaging process of a semiconductor die and are electrically decoupled from the circuitry fabricated on the fabricated die. In an alternative, a dummy die is affixed to the fabricated die and the thermal conduits are affixed to the dummy die. Additionally, thermal conduits can be used in conjunction with a heat spreader.

Stitch bump stacking design for overall package size reduction for multiple stack

A method for die stacking is disclosed. In one embodiment a first die is formed overlying a substrate. A first wire is bonded to the first die and to a bond finger of the substrate, wherein the first wire is bonded to the bond finger with a first bond. A first stitch bump is formed overlying the first stitch bond, wherein the first stitch bump is formed from a molten ball of conductive material. A second die is formed overlying the first die. A second wire is bonded to the second die and to the first stitch bump, wherein the second wire is bonded to the first stitch bump with a second bond.

Method of processing of nitride semiconductor wafer, nitride semiconductor wafer, method of producing nitride semiconductor device and nitride semiconductor device

A nitride semiconductor wafer is planar-processed by grinding a bottom surface of the wafer, etching the bottom surface by, e.g., KOH for removing a bottom process-induced degradation layer, chamfering by a rubber whetstone bonded with 100 wt %-60 wt % #3000-#600 diamond granules and 0 wt %-40 wt % oxide granules, grinding and polishing a top surface of the wafer, etching the top surface for eliminating a top process-induced degradation layer and maintaining a 0.5 μm-10 μm thick edge process-induced degradation layer.

Semiconductor package

A semiconductor package includes a radiator plate including a stress alleviation section, a resin sheet arranged on the radiator plate, a pair of bus bars joined to the radiator plate through the resin sheet at positions at which the stress alleviation section is interposed between the bus bars, and a semiconductor device joined to the pair of bus bars by being sandwiched between the bus bars, and energized from outside through the pair of bus bars.

Power Semiconductor Chip Package

A device includes a vertical power semiconductor chip having an epitaxial layer and a bulk semiconductor layer. A first contact pad is arranged on a first main face of the power semiconductor chip and a second contact pad is arranged on a second main face of the power semiconductor chip opposite to the first main face. The device further comprises an electrically conducting carrier attached to the second contact pad.

Tsop with impedance control

A semiconductor device of an illustrative embodiment includes a die, a lead frame including a plurality of leads having substantial portions arranged in a lead plane and electrically connected to the die. Most preferably, the package includes at least a substantial portion of one conductive element arranged in a plane positioned adjacent the lead frame and substantially parallel to the lead plane, the conductive element being capacitively coupled to the leads such that the conductive element and at least one of the leads cooperatively define a controlled-impedance conduction path, and an encapsulant which encapsulates the leads and the conductive element. The leads and, desirably, the conductive element have respective connection regions which are not covered by the encapsulant.

Integrated circuit packaging system with stack interconnect and method of manufacture thereof

A method of manufacture of an integrated circuit packaging system includes: forming a connection carrier having base device pads and base interconnect pads on a carrier top side of the connection carrier; connecting a base integrated circuit to the base device pads and mounted over the carrier top side; mounting base vertical interconnects directly on the base interconnect pads; attaching a base package substrate to the base integrated circuit and directly on the base vertical interconnects; forming a base encapsulation on the base package substrate, the base device pads, and the base interconnect pads; and removing a portion of the connection carrier with the base device pads and the base interconnect pads partially exposed opposite the base package substrate.

Substrate bonding with metal germanium silicon material

In one embodiment, a semiconductor structure including a first substrate, a semiconductor device on the first substrate, a second substrate, and a conductive bond between the first substrate and the second substrate that surrounds the semiconductor device to seal the semiconductor device between the first substrate and the second substrate. The conductive bond comprises metal, silicon, and germanium. A percentage by atomic weight of silicon in the conductive bond is greater than 5%.

Semiconductor package with through electrodes and method for manufacturing the same

A semiconductor package may include a substrate with a first surface over which bond fingers are formed. At least two semiconductor chips may be stacked on the first surface of the substrate and each chip may have via holes. The semiconductor chips may be stacked such that the respective via holes expose the respective bond fingers of the substrate. Through electrodes may be formed in the via holes. The through electrodes may comprise carbon nanotubes grown from the exposed bond fingers of the substrate, where the through electrodes may be electrically connected with the semiconductor chips.

Methods of fabricating package stack structure and method of mounting package stack structure on system board

A package stack structure includes a lower semiconductor chip on a lower package substrate having a plurality of lower via plug lands, a lower package having a lower molding compound surrounding a portion of a top surface of the lower package substrate and side surfaces of the lower semiconductor chip, an upper semiconductor chip on an upper package substrate having a plurality of upper via plug lands, an upper package having an upper molding compound covering the upper semiconductor chip, via plugs vertically penetrating the lower molding compound, the via plugs connecting the lower and upper via plug lands, respectively, and a fastening element and an air space between a top surface of the lower molding compound and a bottom surface of the upper package substrate.

Integrated circuit packaging system with warpage control and method of manufacture thereof

A method of manufacture of an integrated circuit packaging system includes: providing an integrated circuit device having chip interconnects; applying an attachment layer directly on the integrated circuit device; attaching a device stiffener to the integrated circuit device with the attachment layer; attaching a chip carrier to the chip interconnects with the device stiffener attached to the integrated circuit device for controlling warpage of the integrated circuit device to prevent the warpage from causing some of the chip interconnects to separate from the chip carrier during attachment of the chip interconnects to the chip carrier; and applying an underfill between the chip carrier and the integrated circuit device for controlling connectivity of all the chip interconnects to the chip carrier.

Package systems and manufacturing methods thereof

A package system includes a first substrate and a second substrate. The second substrate is electrically coupled with the first substrate. The second substrate includes at least one first opening. At least one electrical bonding material is disposed between the first substrate and the second substrate. A first portion of the at least one electrical bonding material is at least partially filled in the at least one first opening.

Package systems and manufacturing methods thereof

A package system includes a first substrate. A second substrate is electrically coupled with the first substrate. At least one electrical bonding material is disposed between the first substrate and the second substrate. The at least one electrical bonding material includes a eutectic bonding material. The eutectic bonding material includes a metallic material and a semiconductor material. The metallic material is disposed adjacent to a surface of the first substrate. The metallic material includes a first pad and at least one first guard ring around the first pad.

Iii nitride semiconductor substrate, epitaxial substrate, and semiconductor device

In a semiconductor device 100 , it is possible to prevent C from piling up at a boundary face between an epitaxial layer 22 and a group III nitride semiconductor substrate 10 by the presence of 30×10 10 pieces/cm 2 to 2000×10 10 pieces/cm 2 of sulfide in terms of S and 2 at % to 20 at % of oxide in terms of O in a surface layer 12 . By thus preventing C from piling up, a high-resistivity layer is prevented from being formed on the boundary face between the epitaxial layer 22 and the group III nitride semiconductor substrate 10 . Accordingly, it is possible to reduce electrical resistance at the boundary face between the epitaxial layer 22 and the group III nitride semiconductor substrate 10 , and improve the crystal quality of the epitaxial layer 22 . Consequently, it is possible to improve the emission intensity and yield of the semiconductor device 100.

Semiconductor package device with a heat dissipation structure and the packaging method thereof

The present invention provide a heat dissipation structure on the active surface of the die to increase the performance of the heat conduction in longitude direction of the semiconductor package device, so that the heat dissipating performance can be improved when the semiconductor package device is associated with the exterior heat dissipation mechanism.

Method for manufacturing semiconductor device

In QFN packages for vehicles which are required to have high reliability, the side surface of leads is mostly covered with lead-to-lead resin protrusions, which prevent smooth formation of solder fillets during reflow mounting. When the lead-to-lead protrusions are mechanically removed using a punching die, there is a high possibility of causing cracks of the main body of the package or terminal deformation. When a spacing is provided between the punching die and the main body of the package in order to avoid such damages, a resin residue is produced to hinder complete removal of this lead-to-lead resin protrusion. The present invention provides a method for manufacturing semiconductor device of a QFN type package using multiple leadframes having a dam bar for tying external end portions of a plurality of leads. This method includes a step of removing a sealing resin filled between the circumference of a mold cavity and the dam bar by using laser and then carrying out surface treatment, for example, solder plating.

Electronic element unit and reinforcing adhesive agent

It is an object of the present invention to provide an electronic element unit and a reinforcing adhesive agent in which a bonding strength can be improved between an electronic element and a circuit board and a repairing work can be carried out without giving a thermal damage to the electronic element or the circuit board. In an electronic element unit ( 1 ) including an electronic element ( 2 ) having a plurality of connecting terminals ( 12 ) on a lower surface thereof, a circuit board ( 3 ) having a plurality of electrodes ( 22 ) corresponding to the connecting terminals ( 12 ) on an upper surface thereof. The connecting terminals ( 12 ) and the electrodes ( 22 ) are connected by solder bumps ( 23 ), and the electronic element ( 2 ) and the circuit board ( 3 ) are partly bond by a resin bond part ( 24 ) made of a thermosetting material of a thermosetting resin, and a metal powder ( 25 ) is included in the resin bond parts ( 24 ) in a dispersed state. The metal powder ( 25 ) has a melting point lower than a temperature at which the resin bond parts ( 24 ) are heated when a work (a repairing work) is carried out for removing the electronic element ( 2 ) from the circuit board ( 3 ).

Semiconductor Device And Method Of Manufacturing Semiconductor Device

A semiconductor chip includes a magnetic storage device and includes an electrode pad on a first face. The semiconductor chip is coated with a magnetic shield layer in a state in which at least the electrode pad is exposed. The semiconductor chip is mounted on an interconnect substrate through a bump. At least one of the semiconductor chip and the interconnect substrate includes a convex portion, and the bump is disposed over the convex portion.

Underfill method and chip package

A method of fabricating a chip package is provided. The chip package includes a laminate, a chip and conductive elements interposed between the chip and the laminate by which signals are transmitted among the chip and the laminate. The method includes dispensing a first underfill in a space defined between opposing faces of the chip and the laminate and dispensing a second underfill at least at a portion of an edge of the chip, the second underfill including a high aspect ratio material.

Connecting and Bonding Adjacent Layers with Nanostructures

An apparatus, comprising two conductive surfaces or layers and a nanostructure assembly bonded to the two conductive surfaces or layers to create electrical or thermal connections between the two conductive surfaces or layers, and a method of making same.

Semiconductor device package with electromagnetic shielding

A package for a semiconductor device includes shielding from RF interference. The package has a lead frame with a lead and a connecting bar. The lead has an inner end for connecting to the device and an outer end having an exposed surface at the package side face. The connecting bar also has an end with an exposed surface at the package side face. A molding compound overlying the leadframe forms a portion of the side face. Electrically conductive shielding forms a top surface of the package, and extends downward therefrom to form an upper portion of the package side face. The exposed surface at the connecting bar end has an upper edge higher than the upper edge of the exposed surface of lead end. Accordingly, the shielding makes electrical contact with the connecting bar adjacent to its exposed surface, while being electrically isolated from the lead.

Integrated circuit mounting system with paddle interlock and method of manufacture thereof

A method of manufacture of an integrated circuit mounting system includes: providing a die paddle with a component side having a die mount area and a recess with more than one geometric shape; applying an adhesive on the die mount area and in a portion of the recess; and mounting an integrated circuit device with an inactive side directly on the adhesive.

Bonding pad structure and integrated circuit comprising a plurality of bonding pad structures

A bonding pad structure positioned on an integrated circuit includes a connecting pad, an insulation layer and a gold bump. The connecting pad is formed on the integrated circuit. The insulation layer is formed on the connecting pad, where the insulation layer has only one opening and a shape of the opening includes at least a bend. The gold bump is formed on the insulation layer, where the gold bump is electrically connected to the connecting pad through the opening of the insulation layer.

Semiconductor component, semiconductor wafer component, manufacturing method of semiconductor component, and manufacturing method of joining structure

A semiconductor component of the present invention includes a semiconductor element and a joining layer formed on one surface of the semiconductor element and consisting of a joining material containing Bi as an essential ingredient, and projecting sections are formed on a surface of the joining layer on a side opposite to a surface in contact with the semiconductor element. By joining the semiconductor component to an electrode arranged so as to face the joining layer, the generation of a void can be suppressed.

Microelectronic package and method of manufacturing same

A microelectronic package includes a substrate ( 110, 210 ), an interposer ( 120, 220 ) having a first surface ( 121 ) and an opposing second surface ( 122 ), a microelectronic die ( 130, 230 ) attached to the substrate, and a mold compound ( 140 ) over the substrate. The interposer is electrically connected to the substrate using a wirebond ( 150 ). The first surface of the interposer is physically connected to the substrate with an adhesive ( 160 ), and the second surface has an electrically conductive contact ( 126 ) formed therein. The mold compound completely encapsulates the wirebond and partially encapsulates the interposer such that the electrically conductive contact in the second surface of the interposer remains uncovered by the mold compound.

Chip scale surface mounted semiconductor device package and process of manufacture

A semiconductor device package die and method of manufacture are disclosed. The device package die may comprise a device substrate having one or more front electrodes located on a front surface of the device substrate and electrically connected to one or more corresponding device regions formed within the device substrate proximate the front surface. A back conductive layer is formed on a back surface of the device substrate. The back conductive layer is electrically connected to a device region formed within the device substrate proximate a back surface of the device substrate. One or more conductive extensions are formed on one or more corresponding sidewalls of the device substrate in electrical contact with the back conductive layer, and extend to a portion of the front surface of the device substrate. A support substrate is bonded to the back surface of the device substrate.

Semiconductor device

A semiconductor device is configured that two or more semiconductor elements are stacked and mount on a lead frame, the aforementioned lead frame is electrically joined to the semiconductor element with a wire, and the semiconductor element, the wire and an electric junction are encapsulated with a cured product of an epoxy resin composition for encapsulating semiconductor device, and that the epoxy resin composition for encapsulating semiconductor device contains (A) an epoxy resin; (B) a curing agent; and (C) an inorganic filler, and that the (C) inorganic filler contains particles having particle diameter of equal to or smaller than two-thirds of a thinnest filled thickness at a rate of equal to or higher than 99.9% by mass.

Low cost thermally enhanced hybrid bga and method of manufacturing the same

A semiconductor package is formed having a substrate juxtaposed on at least two sides of a semiconductor die. Both the substrate and the semiconductor die are affixed to a conductive layer that draws heat generated during use of the semiconductor package away from the semiconductor die and the substrate. There are also electrical contacts affixed to the substrate and the semiconductor die. The electrical contacts facilitate electrical connection between the semiconductor die, the substrate, and any external devices or components making use of the semiconductor die. The substrate, semiconductor die, and at least a portion of some of the electrical contacts are enclosed by an encapsulating layer insulating the components. Portions of the electrical contacts not enclosed by the encapsulating layer are affixed to an outside device, such as a printed circuit board.

Substrate bonding method and semiconductor device

A first Sn absorption layer is formed on a principal surface of a first substrate, the first Sn absorption layer being made of metal absorbing Sn from AuSn alloy and lowering a relative proportion of Sn in the AuSn alloy. A second Sn absorption layer is formed on a principal surface of a second substrate, the second Sn absorption layer being made of metal absorbing Sn from AuSn alloy and lowering a relative proportion of Sn in the AuSn alloy. A solder layer made of AuSn alloy is formed at least on one Sn absorption layer of the first and second Sn absorption layers. The first and second substrates are bonded together by melting the solder layer in a state that the first and second substrates are in contact with each other, with the principal surfaces of the first and second substrates facing each other.

Methods for vacuum assisted underfilling

Methods for applying an underfill with vacuum assistance. The method may include dispensing the underfill onto a substrate proximate to at least one exterior edge of an electronic device attached to the substrate. A space between the electronic device and the substrate is evacuated through at least one gap in the underfill. The method further includes heating the underfill to cause the underfill to flow into the space. Because a vacuum condition is supplied in the open portion of the space before flow is initiated, the incidence of underfill voiding is lowered.

Semiconductor chip module, semiconductor package having the same and package module

A semiconductor module comprising a plurality of semiconductor chips where at least one semiconductor chip is laterally offset with respect to a second semiconductor chip, and substantially aligned with a third semiconductor chip such that an electrical connection can be made between an electrical contact in the first semiconductor chip and an electrical contact in the third semiconductor chip.

Semiconductor device and method of fabricating the semiconductor device

A semiconductor device includes a first device including a first substrate and a first external connection terminal for connecting outside the first device; a second device stacked on the first device, the second device including a second substrate and a second external connection terminal for connecting outside the second device; an adhesive pattern disposed between the first device and second device, the adhesive pattern disposed in locations other than locations where the first external connection terminal and second external connection terminal are disposed, and the adhesive pattern causing the first device and second device, when stacked, to be spaced apart by a predetermined distance; and a plated layer disposed between and electrically and physically connecting the first external connection terminal and the second external connection terminal.

Semiconductor Device and Method of Forming Narrow Interconnect Sites on Substrate with Elongated Mask Openings

A semiconductor device has a semiconductor die with a plurality of bumps formed over a surface of the semiconductor die. A plurality of conductive traces is formed over a surface of the substrate with interconnect sites. A masking layer is formed over the surface of the substrate. The masking layer has a plurality of parallel elongated openings each exposing at least two of the conductive traces and permitting a flow of bump material along a length of the plurality of conductive traces within the plurality of elongated openings while preventing the flow of bump material past a boundary of the plurality of elongated openings. One of the conductive traces passes beneath at least two of the elongated openings. The bumps are bonded to the interconnect sites so that the bumps cover a top surface and side surface of the interconnect sites. An encapsulant is deposited around the bumps between the semiconductor die and substrate.

Semiconductor device and method for manufacturing semiconductor device

A semiconductor device includes: a support base material, and a semiconductor element bonded to the support base material with a binder, the binder including: a porous metal material that contacts the support base material and the semiconductor element, and a solder that is filled in at least one part of pores of the porous metal material.

Chip package with plank stack of semiconductor dies

In a chip package, semiconductor dies in a vertical stack of semiconductor dies or chips (which is referred to as a ‘plank stack’) are separated by a mechanical spacer (such as a filler material or an adhesive). Moreover, the chip package includes a substrate at a right angle to the plank stack, which is electrically coupled to the semiconductor dies along an edge of the plank stack. In particular, electrical pads proximate to a surface of the substrate (which are along a stacking direction of the plank stack) are electrically coupled to pads that are proximate to edges of the semiconductor dies by an intervening conductive material, such as: solder, stud bumps, plated traces, wire bonds, spring connectors, a conductive adhesive and/or an anisotropic conducting film. Note that the chip package may facilitate high-bandwidth communication of signals between the semiconductor dies and the substrate.

Semiconductor Device and Method of Forming Bond Wires Between Semiconductor Die Contact Pads and Conductive TOV in Peripheral Area Around Semiconductor Die

A semiconductor wafer has a plurality of semiconductor die with contact pads. An organic material is deposited in a peripheral region around the semiconductor die. A portion of the organic material is removed to form a plurality of vias. A conductive material is deposited in the vias to form conductive TOV. The conductive TOV can be recessed with respect to a surface of the semiconductor die. Bond wires are formed between the contact pads and conductive TOV. The bond wires can be bridged in multiple sections across the semiconductor die between the conductive TOV and contact pads. An insulating layer is formed over the bond wires and semiconductor die. The semiconductor wafer is singulated through the conductive TOV or organic material between the conductive TOV to separate the semiconductor die. A plurality of semiconductor die can be stacked and electrically connected through the bond wires and conductive TOV.

Semiconductor device and noise suppressing method

A first semiconductor chip ( 200 ) is mounted on a second semiconductor chip ( 100 ). The first semiconductor chip ( 200 ) has a first conductor pattern ( 222 ). The second semiconductor chip ( 100 ) has a second conductor pattern ( 122 ). The second conductor pattern ( 122 ) is formed at a region overlapping the first conductor pattern ( 222 ) in a plan view. At least one element selected from a group consisting of the first conductor pattern ( 222 ) and the second conductor pattern ( 122 ) has a repetitive structure.

Multi-chip module package

A multi-chip module package is provided, which includes a first chip mounted on via a first conductive adhesive and electrically connected to a first chip carrier, a second chip mounted on via a second conductive adhesive and electrically connected to a second chip carrier which is spaced apart from the first chip carrier, wherein the second conductive adhesive is made of an adhesive material the same as that of the first conductive material, a plurality of conductive elements to electrically connect the first chip to the second chip and an encapsulant encapsulating the first chip, the first chip carrier, the second chip, the second chip carrier and the plurality of conductive elements, allowing a portion of both chip carriers to be exposed to the encapsulant, so that the first chip and second chip are able to be insulated by the separation of the first and second chip carriers.

Semiconductor apparatus, method for manufacturing the same and electric device

A semiconductor apparatus includes: a semiconductor device including a first electrode; a substrate including a second electrode and a recess; and a heat-dissipating adhesive material to set the semiconductor device in the recess so as to arrange the first electrode close to the second electrode, wherein the first electrode is coupled to the second electrode and the heat-dissipating adhesive material covers a bottom surface and at least part of a side surface of the semiconductor device.

Method of manufacturing film for semiconductor device

The present invention aims to provides a method of manufacturing a film for a semiconductor device in which a dicing film, a die bond film, and a protecting film are laminated in this order, including the steps of: irradiating the die bond film with a light ray having a wavelength of 400 to 800 nm to detect the position of the die bond film based on the obtained light transmittance and punching the dicing film out based on the detected position of the die bond film, and in which T 2 /T 1 is 0.04 or more, wherein T 1 is the light transmittance of the portion where the dicing film and the protecting film are laminated and T 2 is the light transmittance of the portion where the dicing film, the die bond film, and the protecting film are laminated.

Semiconductor device and method of manufacturing the same

A semiconductor device includes a substrate, a semiconductor element disposed on the substrate, and a heat conductive member composed of a solder material. The heat conductive member covers the semiconductor element, and is connected to a connection pad formed on the substrate. A heat radiator is disposed on the heat conductive member. The heat conductive member thermally connecting the semiconductor element to the heat radiator reduces the risk that electromagnetic noise may be emitted from or may be incident on the semiconductor element.

Unpackaged and packaged IC stacked in a system-in-package module

There is provided a system and method for unpackaged and packaged IC stacked in a system-in-package module. There is provided a system-in-package module comprising a substrate including a first contact pad and a second contact pad disposed thereon, a packaged device disposed on the substrate, and an unpackaged device stacked atop the packaged device, wherein a first electrode of the packaged device is electrically and mechanically coupled to the first contact pad, and wherein a second electrode of the unpackaged device is electrically coupled to the second contact pad. The structure of the disclosed system-in-package module provides several advantages over conventional designs including increased yields, facilitated die substitution, enhanced thermal and grounding performance through direct connect vias, stacking of wider devices without a spacer, and a simplified single package structure for reduced fabrication time and cost.

Magnetic integration double-ended converter

The present invention relates to a method of bonding a chip to an external electric circuit. The conductors of the external electric circuit for connection to the chip are formed with physical extensions and the chip is directly bonded to these extensions. The invention also relates to an electric device comprising at least one chip and an external electric circuit. The chip is directly bonded to physical extensions of conductors of the external electric circuit.

Integrated circuit packaging system with lead frame etching and method of manufacture thereof

A method of manufacture of an integrated circuit packaging system includes: providing a pre-plated leadframe having a contact pad and a die paddle pad; forming an isolated contact from the pre-plated leadframe and the contact pad; mounting an integrated circuit die over the die paddle pad; and encapsulating with an encapsulation the integrated circuit die and the isolated contact, the encapsulation having a bottom surface which is planar and exposing in the bottom surface only the contact pad and the die paddle pad.

Integrated circuit package system with removable backing element having plated terminal leads and method of manufacture thereof

A method of manufacture of an integrated circuit package system includes: attaching a first die to a first die pad; connecting electrically a second die to the first die through a die interconnect positioned between the first die and the second die; connecting a first lead adjacent the first die pad to the first die; connecting a second lead to the second die, the second lead opposing the first lead and adjacent the second die; and providing a molding material around the first die, the second die, the die interconnect, the first lead and the second lead, with a portion of the first lead exposed.

Chip package and manufacturing method thereof

An embodiment of the invention provides a manufacturing method of a chip package including: providing a semiconductor wafer having a plurality of device regions separated by a plurality of scribe lines; bonding a package substrate to the semiconductor wafer wherein a spacer layer is disposed therebetween and defines a plurality of cavities respectively exposing the device regions and the spacer layer has a plurality of through holes neighboring the edge of the semiconductor wafer; filling an adhesive material in the through holes wherein the material of the spacer layer is adhesive and different from the adhesive material; and dicing the semiconductor wafer, the package substrate and the spacer layer along the scribe lines to form a plurality of chip packages separated from each other.

Bridging arrangement and method for manufacturing a bridging arrangement

A bridging arrangement for coupling a first terminal to a second terminal includes a plurality of particles of a first type forming at least one path between the first terminal and the second terminal, wherein the particles of the first type are attached to each other; a plurality of particles of a second type arranged in a vicinity of a contact region between a first particle of the first type and a second particle of the first type, wherein at least a portion of the plurality of particles of the second type is attached to the first particle of the first type and the second particle of the first type.

Light-emitting diode die packages and illumination apparatuses using same

The present invention relates to an LED die package, which has a light-emitting diode die having a sapphire layer, a first doped layer doped with a p- or n-type dopant, and a second doped layer doped with a different dopant from that doped in the first doped layer. A surface of the sapphire layer opposite to the surface on which the first doped layer is disposed is formed with generally inverted-pyramidal-shaped recesses and overlaid with a phosphor powder layer. Each of the first and the second doped layers has an electrode-forming surface formed with an electrode, on which an insulation layer is disposed and formed with exposure holes for exposing the electrodes. The exposure holes are each filled with an electrically conductive linker.

Semiconductor device

A semiconductor device in which the wiring resistance and parasitic inductance of a semiconductor package configuring a power semiconductor module is reduced. In the semiconductor device, a semiconductor chip with an IGBT formed therein and a diode chip are mounted over the upper surface of a die pad. An emitter pad of the semiconductor chip and an anode pad of the diode chip are coupled with a lead by an Al wire. One end of the lead is located in a higher position than the upper surface of the die pad in order to shorten the length of the Al wire for coupling the emitter pad and the lead.

Sensor mounted in flip-chip technology on a substrate

The sensor assembly comprises a substrate ( 1 ), such as a flexible printed circuit board, and a sensor chip ( 2 ) flip-chip mounted to the substrate ( 1 ), with a first side ( 3 ) of the sensor chip ( 2 ) facing the substrate ( 1 ). A sensing area ( 4 ) and contact pads ( 5 ) are integrated on the first side ( 3 ) of the sensor chip ( 2 ) and located in a chamber ( 17 ) between the substrate ( 1 ) and the sensor chip ( 2 ). Chamber ( 17 ) is bordered along at least two sides by a dam ( 16 ). Underfill ( 18 ) and/or solder flux is arranged between the sensor chip ( 2 ) and the substrate ( 1 ), and the dam ( 16 ) prevents the underfill from entering the chamber ( 17 ). An opening ( 19 ) extends from the chamber to the environment and is located between the substrate ( 1 ) and the sensor chip ( 2 ) or extends through the sensor chip ( 2 ).

Semiconductor Device and Method of Making a Semiconductor Device

A semiconductor device and a method of manufacturing a semiconductor device are disclosed. An embodiment comprises forming a bump on a die, the bump having a solder top, melting the solder top by pressing the solder top directly on a contact pad of a support substrate, and forming a contact between the die and the support substrate.

Semiconductor Device and Method of Embedding TSV Semiconductor Die Within Substrate for Vertical Interconnect in POP

A semiconductor device has a substrate with a first conductive layer over a surface of the substrate and a plurality of cavities exposing the first conductive layer. A first semiconductor die having conductive TSV is mounted into the cavities of the substrate. A first insulating layer is formed over the substrate and first semiconductor die and extends into the cavities to embed the first semiconductor die within the substrate. A portion of the first insulating layer is removed to expose the conductive TSV. A second conductive layer is formed over the conductive TSV. A portion of the first conductive layer is removed to form electrically common or electrically isolated conductive segments of the first conductive layer. A second insulating layer is formed over the substrate and conductive segments of the first conductive layer. A second semiconductor die is mounted over the substrate electrically connected to the second conductive layer.

Method of manufacturing chip-stacked semiconductor package

A method of manufacturing a chip-stacked semiconductor package, the method including preparing a base wafer including a plurality of first chips each having a through-silicon via (TSV); bonding the base wafer including the plurality of first chips to a supporting carrier; preparing a plurality of second chips; forming stacked chips by bonding the plurality of second chips to the plurality of first chips; sealing the stacked chips with a sealing portion; and separating the stacked chips from each other.

Manufacturing method of semiconductor device

Performing electrolysis plating to a wiring is made possible, aiming at the increasing of pin count of a semiconductor device. Package substrate 3 by which ring shape common wiring 3 p for electric supply was formed in the inner area of bonding lead 3 j in device region 3 v of main surface 3 a is used. Since a plurality of first plating lines 3 r and fourth plating lines 3 u for electric supply connected to common wiring 3 p can be arranged by this, the feeder for electrolysis plating can be arranged to all the land parts on the back. Hereby, it becomes possible to perform electrolysis plating to the wiring of main surface 3 a of package substrate 3 , and the back surface.

Semiconductor device

A semiconductor device includes a first structural body having first electrode pads; a second structural body disposed in a face-up type over the first structural body in such a way as to expose the first electrode pads, and having first connection members with at least two protrusions; and a third structural body disposed in a face-down type over the second structural body, and having second connection members with at least two protrusions, on a surface thereof facing the second structural body, wherein some of the protrusions of the second connection members are electrically connected with the exposed first electrode pads, and at least one of remaining protrusions of the second connection members is electrically connected with the first connection members.

Stacked semiconductor package

A stacked semiconductor package includes a substrate having an upper surface and a lower surface, and divided into a first region and a second region that adjoins the first region; a support member formed in the second region on the upper surface of the substrate; and a semiconductor chip module including a plurality of semiconductor chips each of which has bonding pads near one edge of a first surface thereof and which are stacked on the support member in a step-like shape such that their bonding pads face the first region and are bent such that the bonding pads are electrically connected with the substrate.

Power Semiconductor Module with Embedded Chip Package

A power semiconductor module includes a power semiconductor die, a metal substrate, a patterned metallization layer, a plurality of padless electrical connections, a plurality of vias and an inductor. The power semiconductor die has a top surface, an opposing bottom surface and a plurality of sides extending between the top and bottom surfaces. The metal substrate is attached to the bottom surface of the die. The patterned metallization layer is disposed above the top surface of the die. The plurality of padless electrical connections are at the top surface of the die and connect the patterned metallization layer to the die. The plurality of vias are disposed adjacent one or more of the sides of the die and electrically connected to the patterned metallization layer at a first end of the plurality of vias and to the metal substrate at a second end of the plurality of vias.

3D Integrated Microelectronic Assembly With Stress Reducing Interconnects And Method Of Making Same

A microelectronic assembly and method of making, which includes a first microelectronic element (including a substrate with first and second opposing surfaces, a semiconductor device, and conductive pads at the first surface which are electrically coupled to the semiconductor device) and a second microelectronic element (including a handier with first and second opposing surfaces, a second semiconductor device, and conductive pads at the handler first surface which are electrically coupled to the second semiconductor device). The first and second microelectronic elements are integrated such that the second surfaces face each other. The first microelectronic element includes conductive elements each extending from one of its conductive pads, through the substrate to the second surface. The second microelectronic element includes conductive elements each extending between the handler first and second surfaces. The conductive elements of the first microelectronics element are electrically coupled to the conductive elements of the second microelectronics element.

Layered chip package and method of manufacturing same

A layered chip package includes a main body and wiring. The main body includes: a main part having a top surface and a bottom surface and including three or more layer portions stacked on one another; a plurality of first terminals disposed on the top surface of the main part; and a plurality of second terminals disposed on the bottom surface of the main part. Each layer portion includes a semiconductor chip having first and second surfaces, and a plurality of electrodes electrically connected to the wiring. The plurality of electrodes are disposed on a side of the first surface of the semiconductor chip. A first layer portion located closest to the top surface of the main part and a second layer portion located closest to the bottom surface of the main part are arranged so that the second surfaces of their respective semiconductor chips face toward each other. The plurality of first terminals are formed by using the plurality of electrodes of the first layer portion. The plurality of second terminals are formed by using the plurality of electrodes of the second layer portion.

Semiconductor package

A semiconductor package includes a plurality of connection pads, which are electrically connected to connection terminals of a mounted component that is mounted on the semiconductor package, and recognition marks. The recognition marks are formed respectively within the area of each of at least two of the connection pads. Each recognition mark has an area that is smaller than the area of the connection mark in which it is formed.

Saw Type Package without Exposed Pad

In one embodiment, a method for manufacturing a saw type pad is provided. The method includes performing a first molding process to form a first molded layer beneath a pad of a lead frame. A semiconductor device is placed on the pad. A second molding process is performed to form a second molded layer. The first molded layer and the second molded layer form an encapsulation to enclose the semiconductor device and the pad. The lead frame is singulated to form an individualized semiconductor package. The pad is not exposed from a bottom surface of the semiconductor package.

Method for manufacturing semiconductor device and semiconductor manufacturing apparatus

In one embodiment, a method for manufacturing a semiconductor device is disclosed. The method can include, upon attaching a bonding material containing a resin and a solvent to a second surface opposed to a first surface including a circuit pattern of a wafer, heating the bonding material to evaporate the solvent and decreasing vapor pressure of the solvent in an atmosphere faced with the bonding material and heating the attached bonding material to form a bonding layer.

Semiconductor module manufacturing method, semiconductor module, and manufacturing device

In the disclosed method for manufacturing a semiconductor module, a metal layer and a cooler, which have different coefficients of thermal expansion from each other, are joined into a single unit via an insulating resin sheet. A work, comprising a semiconductor element placed on the metal layer with solder interposed therebetween, is fed into a reflow furnace. The work, in that state, is heated in the reflow furnace, thereby mounting the semiconductor element to the metal layer. The heating is carried out such that the temperature of the cooler and the temperature of the metal layer differ by an amount that make the cooler and the metal layer undergo the same amount of thermal expansion as each other.

Hermetically sealed wafer packages

Hermetically sealed semiconductor wafer packages that include a first bond ring on a first wafer facing a complementary surface of a second bond ring on a second wafer. The package includes first and second standoffs of a first material, having a first thickness, formed on a surface of the first bond ring. The package also includes a eutectic alloy (does not have to be eutectic, typically it will be an alloy not specific to the eutectic ratio of the elements) formed from a second material and the first material to create a hermetic seal between the first and second wafer, the eutectic alloy formed by heating the first and second wafers to a temperature above a reflow temperature of the second material and below a reflow temperature of the first material, wherein the eutectic alloy fills a volume between the first and second standoffs and the first and second bond rings, and wherein the standoffs maintain a prespecified distance between the first bond ring and the second bond ring.

Semiconductor chip and flip-chip package comprising the same

A semiconductor chip includes stress-relief to mitigate the effects of differences in coefficients of thermal expansion (CTE) between a printed circuit board (PCB) and a semiconductor chip and a flip-chip package including the semiconductor chip. The semiconductor chip includes a stress-relief buffer coupling a bump and a semiconductor chip pad.

Semiconductor device and method for manufacturing same

A dug portion ( 50 ) in which a die-bonding material is filled is provided to a lower surface of a stamping nozzle ( 42 ) used in a step of applying the die-bonding material onto a chip mounting portion of a wiring board. Planar dimensions of the dug portion ( 50 ) are smaller than external dimensions of a chip to be mounted on the chip mounting portion. In addition, a depth of the dug portion ( 50 ) is smaller than a thickness of the chip. When the thickness of the chip is 100 μm or smaller, a problem of crawling up of the die-bonding material to an upper surface of the chip is avoided by applying the die-bonding material onto the chip mounting portion using the stamping nozzle ( 42 ).

Interconnection and assembly of three-dimensional chip packages

In a chip package, semiconductor dies in a vertical stack of semiconductor dies or chips (which is referred to as a ‘plank stack’) are aligned by positive features that are mechanically coupled to negative features recessed below the surfaces of adjacent semiconductor dies. Moreover, the chip package includes an interposer plate at approximately a right angle to the plank stack, which is electrically coupled to the semiconductor dies along an edge of the plank stack. In particular, electrical pads proximate to a surface of the interposer plate (which are along a stacking direction of the plank stack) are electrically coupled to pads that are proximate to edges of the semiconductor dies by an intervening conductive material, such as solder balls or spring connectors. Note that the chip package may facilitate high-bandwidth communication of signals between the semiconductor dies and the interposer plate.

Substrate For Integrated Modules

A method of fabricating a plurality of components using wafer-level processing can include bonding first and second wafer-level substrates together to form a substrate assembly, such that first surfaces of the first and second substrates confront one another, the first substrate having first electrically conductive elements exposed at the first surface thereof, forming second electrically conductive elements contacting the first conductive elements, and processing the second substrate into individual substrate elements. The second conductive elements can extend through a thickness of the first substrate and can be exposed at a second surface thereof opposite the first surface. The processing can include trimming material to produce the substrate elements at least some of which have respective different controlled thicknesses between first surfaces adjacent the first substrate and second surfaces opposite therefrom.

Semiconductor device, semiconductor module structure configured by vertically stacking semiconductor devices, and manufacturing method thereof

A semiconductor device is made up of an organic substrate; through vias which penetrate the organic substrate in its thickness direction; external electrodes and internal electrodes provided to the front and back faces of the organic substrate and electrically connected to the through vias; a semiconductor element mounted on one main surface of the organic substrate via a bonding layer, with an element circuit surface thereof facing upward; an insulating material layer for sealing the semiconductor element and a periphery thereof; a metal thin film wiring layer provided in the insulating material layer, with a part of this metal thin film wiring layer being exposed on an external surface; metal vias provided in the insulating material layer and electrically connected to the metal thin film wiring layer; and external electrodes formed on the metal thin film wiring layer.

Semiconductor assemblies with multi-level substrates and associated methods of manufacturing

Various embodiments of semiconductor assemblies with multi-level substrates and associated methods of manufacturing are described below. In one embodiment, a substrate for carrying a semiconductor die includes a first routing level, a second routing level, and a conductive via between the first and second routing levels. The conductive via has a first end proximate the first routing level and a second end proximate the second routing level. The first routing level includes a terminal and a first trace between the terminal and the first end of the conductive via. The second routing level includes a second trace between the second end of the conductive via and a ball site. The terminal of the first routing level and the ball site of the second routing level are both accessible for electrical connections from the same side of the substrate.

Method for manufacturing semiconductor device and semiconductor device

According to one embodiment, between the mounting substrate and the semiconductor chip, there is a joint support layer including a metal or its alloy selected from the group of Cu, Al, Ag, Ni, Cr, Zr and Ti and a melt layer laminated across the joint support layer, and formed of a metal selected from the group of Sn, Zn and In or of an alloy of at least two metals selected from the same metals. The process of joining the mounting substrate and the semiconductor chip includes intervening a joining layer which is formed, at least for its outermost layer, by the melt layer, maintaining the temperature to be higher than the melting point of the melt layer, then forming an alloy layer which has a higher melting point than the melt layer by liquid phase diffusion.

Semiconductor laser mounting with intact diffusion barrier layer

A first contact surface of a semiconductor laser chip can be formed to a target surface roughness selected to have a maximum peak to valley height that is substantially smaller than a barrier layer thickness. A barrier layer that includes a non-metallic, electrically-conducting compound and that has the barrier layer thickness can be applied to the first contact surface, and the semiconductor laser chip can be soldered to a carrier mounting along the first contact surface using a solder composition by heating the soldering composition to less than a threshold temperature at which dissolution of the barrier layer into the soldering composition occurs. Related systems, methods, articles of manufacture, and the like are also described.

High thermal conductivity and low degradation die attach with dual adhesive

A package for a light source, a semiconductor device, and methods of manufacturing the same are disclosed. In particular, a Light Emitting Diode (LED) dice is attached to a bonding pad of the light source package by two discrete types of different adhesives. One of the adhesives may be curable under exposure to Ultraviolet (UV) light and the other adhesive may be cured under thermal radiation, but is stable when exposed to UV light.

Semiconductor device including cladded base plate

A semiconductor device includes a semiconductor chip coupled to a substrate and a base plate coupled to the substrate. The base plate includes a first metal layer clad to a second metal layer. The second metal layer is deformed to provide a pin-fin or fin cooling structure.

Paste and method for connecting electronic component to substrate

A paste may be used to connect at least one electronic component to at least one substrate through contact regions, wherein at least one of the contact regions contains a non-noble metal. The paste contains (a) metal particles, (b) at least one activator that bears at least two carboxylic acid units in the molecule, and (c) a dispersion medium. A method for connecting at least one electronic component to at least one substrate through the contact regions includes steps of providing a substrate having a first contact region and an electronic component having a second contact region; providing the above paste; generating a structure, wherein the first contact region of the substrate contacts the second contact region of the electronic component through the paste; and sintering the structure while producing a module including at least the substrate and the electronic component connected to each other through the sintered paste.

Integrated circuit system with test pads and method of manufacture thereof

A method of manufacture of an integrated circuit system includes: providing a substrate having a test pad with element pads; forming a conductive layer over the test pad, the conductive layer having element layers directly on the element pads; and mounting an integrated circuit over the substrate.

Solid state imaging device, portable information terminal device and method for manufacturing solid state imaging device

According to one embodiment, a solid state imaging device includes a sensor substrate having a plurality of pixels formed on an upper face, a microlens array substrate having a plurality of microlenses formed and a connection post with one end bonded to a region between the microlenses on the microlens array substrate and with the other end bonded to the upper face.

Integrated circuit packaging system with encapsulation and method of manufacture thereof

A method of manufacture of an integrated circuit packaging system includes: providing a substrate having a substrate first side and a substrate second side opposite the substrate first side; attaching a base integrated circuit to the substrate first side; attaching a mountable integrated circuit to the substrate second side; attaching a via base to the substrate second side adjacent the mountable integrated circuit; forming a device encapsulation surrounding the via base and the mountable integrated circuit; and forming a via extension through the device encapsulation and attached to the via base, the via extension exposed from the device encapsulation.

Semiconductor Device and Method of Forming Stacked Vias Within Interconnect Structure for FO-WLCSP

A semiconductor device has a semiconductor die mounted to a carrier. An encapsulant is deposited over the semiconductor die and carrier. The carrier is removed. A first insulating layer is formed over the encapsulant and semiconductor die. First vias are formed through the first insulating layer to expose contact pads of the semiconductor die. A first conductive layer is formed over the first insulating layer and into the first vias to electrically connect to the contact pads of the semiconductor die. A second insulating layer is formed over the first insulating layer and first conductive layer. Second vias are formed through the second insulating layer by laser direct ablation and aligned or offset with the first vias to expose the first conductive layer. A second conductive layer is formed over the second insulating layer and into the second vias. Conductive vias can be formed through the encapsulant.

Integrated circuit packaging system with encapsulation and method of manufacture thereof

A method of manufacture of an integrated circuit packaging system includes: providing a base substrate; attaching a base integrated circuit on the base substrate; forming a base encapsulation, having a base encapsulation top side, on the base substrate and around the base integrated circuit; forming a base conductive via, having a base via head, through the base encapsulation and attached to the base substrate adjacent to the base integrated circuit, the base via head exposed from and coplanar with the base encapsulation top side; mounting an interposer structure over the base encapsulation with the interposer structure connected to the base via head; and forming an upper encapsulation on the base encapsulation top side and partially surrounding the interposer structure with a side of the interposer structure facing away from the base encapsulation exposed.

Method for manufacturing semiconductor apparatus

A method for manufacturing a semiconductor apparatus includes: forming a protrusion made of a conductor on each of the electrodes provided on a semiconductor wafer top face side of a plurality of semiconductor devices formed in a semiconductor wafer; making a trench in the top face between the plurality of semiconductor devices; filling an insulator into a gap between the protrusions and into the trench to form a sealing member; grinding a bottom face of the semiconductor wafer opposing the top face until the sealing member being exposed to divide the semiconductor wafer into each of the semiconductor devices; forming a first lead made of a conductor on each of the protrusions, the first lead forming a portion of a first external electrode; and forming a conductive material layer directly to form a second lead on the bottom face of the plurality of semiconductor devices.

Curable Amine, Carboxylic Acid Flux Composition And Method Of Soldering

A curable flux composition is provided, comprising, as initial components: a resin component having at least two oxirane groups per molecule; a carboxylic acid; and, an amine fluxing agent represented by formula I: and, optionally, a curing agent. Also provided is a method of soldering an electrical contact using the curable flux composition.

Power semiconductor arrangement and method for producing a power semiconductor arrangement

In a method for producing a power semiconductor arrangement, an insulation carrier with a top side, a metallization, and a contact pin with a first end are provided. The metallization is attached to the top side and a target section of the metallization is determined. After the metallization is attached to the top side of the insulation carrier, the first end of the contact pin is pressed into the target section such that the first end is inserted in the target section. Thereby, an interference fit and an electrical connection are established between the first end of the contact pin and the target section of the metallization.

Method Of Manufacturing Package-On-Package (Pop)

A method of manufacturing package-on-packages (POPs) includes: forming a plurality of internal connection members that are separated from each other on a first circuit substrate; forming a first package by attaching a plurality of first chips between the internal connection members on the first circuit substrate; forming a second package by attaching a plurality of second chips that are separated from each other on a second circuit substrate; electrically connecting the first circuit substrate and the second circuit substrate by stacking the internal connection members onto the second circuit substrate; forming an encapsulant to encapsulate the first package and the second package; and forming the POPs in which the first chips and the second chips are respectively formed by cutting the first circuit substrate, the second circuit substrate, and the encapsulant.

Radiation-shielded semiconductor device

A semiconductor device is disclosed including an electromagnetic radiation shield. The device may include a substrate having a shield ring defined in a conductance pattern on a surface of the substrate. One or more semiconductor die may be affixed and electrically coupled to the substrate. The one or more semiconductor die may then be encapsulated in molding compound. Thereafter, a metal may be plated around the molding compound and onto the shield ring to form an EMI/RFI shield for the device.

Die package, method of manufacturing the same, and systems including the same

A die package includes a substrate, a die mounted on the substrate, and a ZQ resistor disposed in the die package and connected to the substrate and the die. The ZQ resistor may be used to calibrate impedance of the die.

Top-side Cooled Semiconductor Package with Stacked Interconnection Plates and Method

A top-side cooled semiconductor package with stacked interconnection plate is disclosed. The semiconductor package includes a circuit substrate with terminal leads, a semiconductor die atop the circuit substrate, a low thermal resistance intimate interconnection plate for bonding and interconnecting a top contact area of the semiconductor die with the circuit substrate, a low thermal resistance stacked interconnection plate atop the intimate interconnection plate for top-side cooling, a molding encapsulant for encapsulating the package except for exposing a top surface of the stacked interconnection plate to maintain effective top-side cooling. The top portion of the stacked interconnection plate can include a peripheral overhang above the intimate interconnection plate. The peripheral overhang allows for a maximized exposed top surface area for heat dissipation independent of otherwise areal constraints applicable to the intimate interconnection plate. The stacked interconnection plate can be partially etched or three dimensionally formed to create the peripheral overhang.

Semiconductor Device and Method of Forming Interposer Frame Electrically Connected to Embedded Semiconductor Die

A semiconductor device has an interposer frame mounted over a carrier. A semiconductor die has an active surface and bumps formed over the active surface. The semiconductor die can be mounted within a die opening of the interposer frame or over the interposer frame. Stacked semiconductor die can also be mounted within the die opening of the interposer frame or over the interposer frame. Bond wires or bumps are formed between the semiconductor die and interposer frame. An encapsulant is deposited over the interposer frame and semiconductor die. An interconnect structure is formed over the encapsulant and bumps of the first semiconductor die. An electronic component, such as a discrete passive device, semiconductor die, or stacked semiconductor die, is mounted over the semiconductor die and interposer frame. The electronic component has an I/O count less than an I/O count of the semiconductor die.