Package-Struktur und Verfahren

In einer Ausführungsform umfasst eine Vorrichtung: ein Substrat mit einer ersten Seite und einer zweiten Seite gegenüber der ersten Seite; eine Verbindungsstruktur benachbart zu der ersten Seite des Substrats; und eine IC-Vorrichtung, welche an der Verbindungsstruktur befestigt ist; eine Durchkontaktierung, welche sich von der ersten Seite des Substrats bis zu der zweiten Seite des Substrats erstreckt, wobei die Durchkontaktierung mit der IC-Vorrichtung elektrisch verbunden ist; eine Under-Bump-Metallurgie (UBM) benachbart zu der zweiten Seite des Substrats und die Durchkontaktierung kontaktierend; einen leitfähigen Höcker auf der UBM, wobei es sich bei dem leitfähigen Höcker und der UBM um ein durchgängiges leitfähiges Material handelt, wobei der leitfähige Höcker von der Durchkontaktierung seitlich versetzt ist; und eine Unterfüllung, welche die UBM und den leitfähigen Höcker umgibt.

Anti-Dishing-Struktur für eingebetteten Speicher

Einige Ausführungsformen der vorliegenden Anmeldung sind auf einen integrierten Schaltkreis (IC) gerichtet. Der integrierte Schaltkreis weist ein Halbleitersubstrat mit einem peripheren Bereich und einem Speicherzellenbereich auf, die durch eine Trennstruktur getrennt sind. Die Trennstruktur reicht in eine Oberseite des Halbleitersubstrats hinein und weist ein dielektrisches Material auf. Auf dem peripheren Bereich ist ein Logikbauelement angeordnet, und auf dem Speicherbereich ist ein Speicherbauelement angeordnet. Das Speicherbauelement weist eine Gate-Elektrode und eine Speicher-Hartmaske über der Gate-Elektrode auf. Auf der Trennstruktur ist eine Anti-Dishing-Struktur angeordnet. Eine Oberseite der Anti-Dishing-Struktur und eine Oberseite der Speicher-Hartmaske haben gleiche Höhen, die von der Oberseite des Halbleitersubstrats gemessen werden.

Hydraulic pump for excavator, has rotatable hydraulic cylinder which is to receive and guide piston and swash plate relative to spindle, and bearing wall is provided with mounting hole in which clutch is mounted

The hydraulic pump (1) has a housing (2) in which bearing wall is extended. The hydraulic cylinders (9,10) rotates in the housing. A rotatable back and forth moving piston is provided in the housing. The spindles (5,6) are provided parallel to the rotary hydraulic cylinders, and are interconnected by a coupling, and for driving the rotary hydraulic cylinders about the respective central axis. The rotatable hydraulic cylinder receives and guides the pistons (11,12) and swash plates (7,8) relative to spindle. The bearing wall has a mounting hole in which a clutch is mounted. An independent claim is included for excavator.

VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG UND EINE HALBLEITERVORRICHTUNG

Bei einem Verfahren wird eine erste dielektrische Schicht über Halbleiterfinnen hergestellt; eine zweite dielektrische Schicht wird über der ersten dielektrischen Schicht hergestellt; die zweite dielektrische Schicht wird unter einer Oberseite jeder der Halbleiterfinnen ausgespart; eine dritte dielektrische Schicht wird über der ausgesparten zweiten dielektrischen Schicht hergestellt; und die dritte dielektrische Schicht wird unter der Oberseite der Halbleiterfinnen ausgespart, sodass eine Wandfinne entsteht. Die Wandfinne umfasst die ausgesparte dritte dielektrische Schicht und die über der ausgesparten dritten dielektrischen Schicht befindliche ausgesparte zweite dielektrische Schicht. Die erste dielektrische Schicht wird unter einer Oberseite der Wandfinne ausgespart; eine Finnendeckschicht wird hergestellt; die Finnendeckschicht und die Halbleiterfinnen werden ausgespart; und über den ausgesparten Halbleiterfinnen werden jeweils Source-/Drain-Epitaxialschichten hergestellt. Die Source ...

Verstellbarer Mäanderlinienwiderstand

Eine Vorrichtung mit:- einem Substrat (210) mit mehreren aktiven Bereichen (212, 214, 216, 218, 219; 312, 314, 316, 318);- einem ersten Gate-Stapel (202) und einem zweiten Gate-Stapel (204), die auf dem Substrat (210) angeordnet sind, wobei jeder von dem ersten Gate-Stapel (202) und dem zweiten Gate-Stapel (204) zwischen zwei benachbarten aktiven Bereichen ausgebildet ist;- einem ersten Widerstand (104; 372) mit einem ersten unteren Anschluss, der über einem ersten aktiven Bereich (212; 316) der mehreren aktiven Bereiche (212, 214, 216, 218, 219; 312, 314, 316, 318) angeordnet ist, und einem ersten oberen Anschluss, der mit einem ersten Verbinder (140; 252; 354) verbunden ist;- einem zweiten Widerstand (106; 374) mit einem zweiten unteren Anschluss, der über einem zweiten aktiven Bereich (214; 318) der mehreren aktiven Bereiche (212, 214, 216, 218, 219; 312, 314, 316, 318) angeordnet ist, und einem zweiten oberen Anschluss, der mit dem ersten Verbinder (140; 252; 354) verbunden ist;- einem ...

Halbleitereinrichtung

Halbleitereinrichtung, mit folgenden Merkmalen:ein Substrat (24) mit einer Anordnung aus Kontaktfeldern, die entlang eines Umfangs des Substrats angeordnet sind;ein Logikchip (28), der innerhalb der Anordnung aus Kontaktfeldern auf das Substrat aufgebracht ist; undNicht-Lötmittel-Hügelstrukturen (26), die auf weniger als alle verfügbaren Kontaktfelder, die entlang des Umfangs des Substrats angeordnet sind, aufgebracht sind,wobei die Anordnung aus Kontaktfeldern einen inneren Ring (56) aus Kontaktfeldern aufweist, der konzentrisch ist zu einem äußeren Ring (58) aus Kontaktfeldern, undwobei die Nicht-Lötmittel-Hügelstrukturen (26) auf nur abwechselnde Kontaktfelder in dem inneren Ring und dem äußeren Ring aufgebracht sind.

Mandrelmodifzierung zum Erreichen einer einzelfinnen-finnenähnlichen Feldeffekttransistor-(FINFET-)Vorrichtung

Verfahren, umfassend:Bereitstellen eines Hauptmaskenlayouts und eines Abgleichsmaskenlayouts zum Bilden von Finnen (356) einer finnenähnlichen Feldeffekttransistor- (FinFET-) Vorrichtung, wobei das Hauptmaskenlayout ein erstes Maskierungsmerkmal (205) enthält und das Abgleichsmaskenlayout ein zweites Maskierungsmerkmal (210) enthält, welches wenigstens zwei Finnen definiert, und wobei das erste Maskierungsmerkmal (205) und das zweite Maskierungsmerkmal (210) in einem räumlichen Verhältnis zueinander stehen; undModifizieren des Hauptmaskenlayouts basierend auf dem räumlichen Verhältnis zwischen dem ersten Maskierungsmerkmal (205) und dem zweiten Maskierungsmerkmal (210), wobei das Modifizieren des Hauptmaskenlayouts ein Modifizieren des ersten Maskierungsmerkmals (205) beinhaltet, so dass unter Einsatz des modifizierten Maskenlayouts und des Abgleichsmaskenlayouts eine Einzelfinnen-FinFET-Vorrichtung gebildet wird,wobei das erste Maskierungsmerkmal (205) ein erstes Mandrelstrukturmerkmal ...

Rippenfeldeffekttransistoren und Verfahren zur Herstellung derselben

Rippenfeldeffekttransistor (FinFET), umfassend:- ein Substrat (202) mit einer oberen Oberfläche (202s);- eine erste Rippe (212_1) und eine zweite Rippe (212_2), die sich über der oberen Substratoberfläche (202s) erstrecken, wobei die erste Rippe (212_1) eine obere Oberfläche (222t_1) und Seitenwände (222s_1) aufweist und die zweite Rippe (212_2) eine obere Oberfläche (222t_2) und Seitenwände (222s_2) aufweist;- eine Isolationsschicht (217) zwischen der ersten und der zweiten Rippe (212_1, 212_2), die sich teilweise von der oberen Substratoberfläche (202s) aus die Rippen (212_1, 212_2) hinauf erstreckt;- ein erstes Gate-Dielektrikum (224a), das die obere Oberfläche (222t_1) und die Seitenwände (222s_1) der ersten Rippe (212_1) mit einer ersten Dicke (t) bedeckt, wobei das erste Gate-Dielektrikum (224a) in direktem Kontakt mit der ersten Rippe (212_1) ist,- ein zweites Gate-Dielektrikum (234) mit einer zweiten Dicke (t), die kleiner als die erste Dicke (t) ist, wobei das zweite Gate-Dielektrikum ...

Gepackte Halbleitervorrichtung und Verfahren zum Packen der Halbleitervorrichtung

Mechanismen zum Ausbilden einer Formmasse auf einem Halbleitervorrichtungssubstrat zum Ermöglichen von Fan-Out-Strukturen beim Wafer-Level-Packaging (WLP) werden bereitgestellt. Die Mechanismen umfassen das Bedecken von Abschnitten von Oberflächen einer Isolierschicht, die ein Kontaktpad umgibt. Die Mechanismen verbessern die Zuverlässigkeit der Packung und der Prozesssteuerung des Packprozesses. Die Mechanismen reduzieren außerdem das Risiko von Delaminieren an Grenzflächen und übermäßiges Ausgasen der Isolierschicht während nachfolgender Verarbeitung. Die Mechanismen verbessern ferner den Endpunkt einer Planarisierung. Durch Verwenden einer Schutzschicht zwischen dem Kontaktpad und der Isolierschicht kann Kupferaußendiffusion reduziert werden, und die Haftung zwischen dem Kontaktpad und der Isolierschicht kann ebenfalls verbessert werden.

Bildung von Source-Drain-Erweiterungen in Metall-Ersatz-Gate-Transistoreinheit

Verfahren zur Herstellung eines Feldeffekttransistors, aufweisend: Bilden einer Platzhalter-Gate-Struktur, die aus einem Stopfen besteht, auf einer Fläche eines Halbleiters; Bilden eines ersten Abstandhalters, welcher den Stopfen umgibt, wobei der erste Abstandhalter ein Opfer-Abstandhalter ist; und Durchführen einer abgewinkelten Ionenimplantation, um in Nachbarschaft zu einer äußeren Seitenwand des ersten Abstandhalters eine Dotierstoffspezies in die Fläche des Halbleiters zu implantieren, um eine Source-Erweiterungszone und eine Drain-Erweiterungszone zu bilden, wobei sich die implantierte Dotierstoffspezies in einem Ausmaß unter der äußeren Seitenwand des ersten Abstandhalters erstreckt, welches eine Funktion des Winkels der Ionenimplantation ist; und Durchführen eines Laser-Temperns, um die Implantation der Source-Erweiterung und der Drain-Erweiterung zu aktivieren.

Beleuchtungssystem

Durch die vorliegende Erfindung wird ein Beleuchtungssystem zur Verwendung in einem Projektor bereitgestellt. Das Beleuchtungssystem weist eine erste Lichtquelle, eine erste Timing-Steuereinheit, eine gekrümmte reflektierende Komponente und eine Wellenlängenumwandlungskomponente auf. Die erste Lichtquelle stellt Licht mit einer ersten Wellenlänge bereit, während die Timing-Steuereinheit das Licht mit der ersten Wellenlänge in einen ersten Timing-Anteil und einen zweiten Timing-Anteil teilt. Die gekrümmte reflektierende Komponente weist einen Brennpunkt auf. Die Wellenlängenumwandlungskomponente ist am Brennpunkt angeordnet, um den ersten Timing-Anteil des Lichts mit der ersten Wellenlänge in Licht mit einer zweiten Wellenlänge umzuwandeln.

Brake roller for use in children chair, hospital bed, wheelchair, storage rack or cupboard, has hinge end formed in control element that is connected with external locking device in hinged manner for moving control element

The brake roller has a control unit (1) with a fastening element (11) that forms a movement space (13). The movement space forms two wall holes (14) on its both walls in which a control element (15) is arranged. A hinge end (16) formed in the control element is connected with an external locking device in a hinged manner for moving the control element. The control element forms an upper inclined surface (17) on the lower side, where the inclined surface lies on a head (231) of an axle (23). The control element forms two limiting holes (18) on both the walls. The limiting holes are aligned on wall holes, where two limiting pins (19) are guided through the limiting holes and the wall holes.

Hybridlötbänder und Hybridlötbandverfahren

Ein Hybridlötband umfasst eine Lötbandschicht, die eine Lötlegierungszusammensetzung und in Bindemittel umfasst, und eine Polytetrafluorethylen(„PTFE“)-Bandschicht, die an einer Oberfläche der Lötbandschicht anliegend angeordnet ist.

Tragbarer 3D-Scanner und Verfahren zum Erzeugen eines einem Objekt entsprechenden 3D-Scanergebnisses

Ein tragbarer 3D-Scanner enthält mindestens zwei Bildsensoreinheiten und eine Tiefenzuordnungsgenerierungseinheit. Wenn der tragbare 3D-Scanner um ein Objekt herum bewegt wird, erfassen eine erste Bildsensoreinheit und eine zweite Bildsensoreinheit der mindestens zwei Bildsensoreinheiten jeweils eine Mehrzahl von das Objekt aufweisenden ersten Bildern, und eine Mehrzahl von das Objekt aufweisenden zweiten Bildern. Während die erste Bildsensoreinheit jedes erste Bild der Mehrzahl von ersten Bildern erfasst, existiert ein korrespondierender Abstand zwischen dem tragbaren 3D-Scanner und dem Objekt. Die Tiefenzuordnungsgenerierungseinheit generiert eine korrespondierende Tiefenzuordnung gemäß jedem ersten Bild und einem korrespondierenden zweiten Bild. Eine Mehrzahl von Tiefenzuordnungen, die von der Tiefenzuordnungsgenerierungseinheit generiert wurden, die Mehrzahl von ersten Bildern und die Mehrzahl von zweiten Bildern werden verwendet, um ein zu dem Objekt korrespondierendes Farb-3D-Scan-Ergebnis ...

Pellicle-Baugruppe und Verfahren für verbesserte Lithographie

Die vorliegende Offenbarung stellt eine Vorrichtung für ein Halbleiter-Lithographieverfahren gemäß einigen Ausführungsformen bereit. Die Vorrichtung umfasst eine Pellicle-Membran mit einer thermisch leitfähigen Fläche; einen porösen Pellicle-Rahmen; und eine thermisch leitfähige Klebeschicht, die die Pellicle-Membran an dem porösen Pellicle-Rahmen sichert. Der poröse Pellicle-Rahmen umfasst mehrere Porenkanäle, die sich ununterbrochen von einer Außenfläche des porösen Pellicle-Rahmens zu einer Innenfläche des porösen Pellicle-Rahmens erstrecken.

Obere Elektrodensperrschicht für RRAM

Verschiedene Ausführungsformen der vorliegenden Anmeldung richten sich an eine resistive Direktzugriffsspeicherzelle (RRAM-Zelle), die eine obere Elektrodensperrschicht aufweist, welche zum Blockieren der Bewegung von Stickstoff oder einem anderen geeigneten nichtmetallischen Element von einer oberen Elektrode der RRAM-Zelle zu einer aktiven Metallschicht der RRAM-Zelle konfiguriert ist. Blockieren der Bewegung des nichtmetallischen Elements kann die Ausbildung einer unerwünschten Schaltschicht zwischen der aktiven Metallschicht und der oberen Elektrode verhindern. Die unerwünschte Schaltschicht würde parasitären Widerstand der RRAM-Zelle erhöhen, sodass die obere Elektrodensperrschicht parasitären Widerstand durch Verhindern der Ausbildung der unerwünschten Schaltschicht verhindern kann.

HALBLEITERVORRICHTUNG UND HERSTELLUNGSVERFAHREN

Es werden ein Halbleiter-Bauelement und ein Verfahren bereitgestellt, mit dem eine Mehrzahl von Abstandshaltern in einem ersten Bereich und einem zweiten Bereich eines Substrats hergestellt wird. Die Mehrzahl von Abstandshaltern in dem ersten Bereich wird strukturiert, während die Mehrzahl von Abstandshaltern in dem zweiten Bereich geschützt wird, um die Eigenschaften der Abstandshalter in dem ersten Bereich von den Eigenschaften der Abstandshalter in dem zweiten Bereich zu trennen.

INTEGRIERTES SCHALTUNGSPACKAGE UND VERFAHREN

In einer Ausführungsform weist eine Struktur Folgendes auf: einen ersten integrierten Schaltungsdie, der erste Die-Anschlüsse aufweist; eine erste Dielektrikumsschicht auf den ersten Die-Anschlüssen; erste leitfähige Durchkontaktierungen, die sich durch die erste Dielektrikumsschicht hindurch erstrecken, wobei die ersten leitfähigen Durchkontaktierungen an eine erste Untergruppe der ersten Die-Anschlüsse angeschlossen sind; einen zweiten integrierten Schaltungsdie, der an eine zweite Untergruppe der ersten Die-Anschlüsse mit ersten aufschmelzbaren Anschlüssen gebondet ist; ein erstes Verkapselungsmaterial, das den zweiten integrierten Schaltungsdie und die ersten leitfähigen Durchkontaktierungen umgibt, wobei das erste Verkapselungsmaterial und der erste integrierte Schaltungsdie seitlich angrenzend sind; zweite leitfähige Durchkontaktierungen benachbart zu dem ersten integrierten Schaltungsdie; ein zweites Verkapselungsmaterial, das die zweiten leitfähigen Durchkontaktierungen, das erste ...

Fußmatte mit intelligenter Leuchtfunktion

Die vorliegende Erfindung stellt eine Fußmatte mit intelligenter Leuchtfunktion (1) bereit, die einen Fußmattenkörper (10) umfasst. Der Fußmattenkörper (10) umfasst eine Leuchteinrichtung (101) und eine Steuereinheit (102). Die Steuereinheit (102) umfasst einen Speicher (12), eine Steuerung (14) und eine drahtlose Sende-/Empfangseinrichtung (16). In dem Speicher (12) ist eine Leuchtzustandsliste der Leuchteinrichtung (101) gespeichert, in welcher Leuchtzustandsliste wiederum mehrere Leuchtzustände und mehrere den mehreren Leuchtzuständen zugeordnete Codes gespeichert sind. Die Steuerung (14) dient dazu, anhand der mehreren Codes den Leuchtzustand der Leuchteinrichtung (101) zu steuern. Die drahtlose Sende-/Empfangseinrichtung (16) dient dazu, ein Funksteuersignal zu empfangen und es auf die Steuerung (14) zu übertragen. Die Steuerung (14) ermittelt durch Parsen des Funksteuersignals einen Code, vergleicht diesen mit den mehreren Codes in der Leuchtzustandsliste und steuert anhand des Codes ...

Vereinheitliches SU/MU-Mimo-Signalisierungs- und Codebuchdesign mit geschlossenem Regelkreis

Verfahren, welches Folgendes umfasst: Empfangen einer ersten Kanalrückkopplung an einer Basisstation von einem ersten drahtlosen Gerät, wobei Mehrnutzer-Mehrfacheingang-Mehrfachausgang (multi-user multiple input, multiple Output MU-MIMO) implementiert ist, und wobei die erste Kanalrückkopplung einen Abwärtskanal von der Basisstation zu dem ersten drahtlosen Gerät beschreibt, wobei die erste Kanalrückkopplung unter Verwendung eines ersten Codebuchs quantisiert ist, Vorkodieren erster Daten zur Übertragung an das erste drahtlose Geräte, wobei die erste Kanalrückkopplung verwendet wird, Empfangen einer zweiten Kanalrückkopplung an der Basisstation von einem zweiten drahtlosen Gerät, wobei Einzelnutzer-MIMO (single-user MIMO SU-MIMO) implementiert ist, und wobei die zweite Kanalrückkopplung einen Abwärtskanal von der Basisstation zu dem zweiten drahtlosen Gerät beschreibt, wobei die zweite Kanalrückkopplung unter Verwendung eines zweiten Codebuchs quantisiert ist, das kleiner als das erste ...

Berührungsloses Messsystem und Sensorgerät mit einer auf einem mikro-elektro-mechanischen System basierenden Lichtquelle

Ein berührungsloses Messsystem zum Erhalten von dreidimensionalen Profilinformationen, umfassend:ein Lichtquellensubsystem, welches ausgebildet ist, um einen Lichtpunkt in einer Beleuchtungsregion abzutasten;ein erstes Abbildungsgerät mit einem Bildfeld, welches so angeordnet ist, um sich mit der Beleuchtungsregion zu überschneiden und ausgebildet ist, um Bilddaten aufzunehmen;ein erstes Kontrollmodul, welches in Datenkommunikation mit dem ersten Abbildungsgerät steht, wobei das erste Kontrollmodul ausgebildet ist, um die Position eines Objektes in dem Bildfeld des ersten Abbildungsgerätes von den aufgenommenen Bilddaten zu ermitteln und die Position des Objektes in einem allgemeinen Koordinatensystem anzuzeigen, wobei der Lichtpunkt durch das Lichtquellensubsystem mit einer höheren Abtastgeschwindigkeit als die Shuttergeschwindigkeit des ersten Abbildungsgeräts abgetastet wird;ein zweites Abbildungsgerät mit einem Bildfeld, welches so angeordnet ist, um sich mit der Beleuchtungsregion ...

Dynamik-Stopp-Anzeigeansteuerungsvorrichtung für eine Berührungserfassungseinrichtung

Ein Verfahren zum Ansteuern einer Berührungsanzeigeeinrichtung zur Erfassung eines Berührungsereignisses und zum Anzeigen eines Bilds, das durch eine Reihe von Frames charakterisiert ist, umfasst das Durchführen eines Ansteuerungsvorgangs für eine Anzeigeeinrichtung der Berührungsanzeigeeinrichtung zum Anzeigen des Bilds, und einen Erfassungsvorgang für eine Berührungserfassungseinrichtung der Berührungsanzeigeeinrichtung zum Erfassen eines Berührungsereignisses. Der Ansteuerungsvorgang ist derart ausgebildet, dass für ausgewählte Frames der Reihe von Frames die Anzeigeeinrichtung nicht angesteuert wird, und für die anderen Frames der Reihe von Frames die Anzeigeeinrichtung angesteuert wird. Der Erfassungsvorgang ist derart ausgebildet, dass während der ausgewählten Frames, in denen die Anzeigeeinrichtung nicht angesteuert wird, die Berührungserfassungseinrichtung angesteuert wird, und während der anderen Frames, in denen die Anzeigeeinrichtung angesteuert wird, die Berührungserfassungseinrichtung ...

Ionenaustauschmembranen und Verfahren zu deren Herstellung

Ionenaustauschmembranen können einen polymeren mikroporösen Träger und eine vernetzte ionentransferierende polymere Schicht auf dem Träger beinhalten. Die vernetzte ionentransferierende polymere Schicht kann ein Polymerisationsprodukt aus mindestens einem funktionellen Monomer und einem Monomer mit niedrigem r2/rs-Wert beinhalten. Die Ionenaustauschmembranen können eine scheinbare Permselektivität von mindestens etwa 95 % und einen spezifischen Widerstand von weniger als etwa 1,5 Ohm-cm2 aufweisen.

SCHNELLE ROBOTERBEWEGUNGSOPTIMIERUNG MIT DISTANZFELD

Es wird eine Roboter-Kollisionsvermeidungs-Bewegungsoptimierungstechnik unter Verwendung einer Distanzfeld-Bedingungsfunktion aufgezeigt. CAD- oder Sensordaten, die Hindernisse in einem Roboterarbeitsbereich darstellen, werden in Voxel umgewandelt und es wird eine dreidimensionale binäre Matrix der Voxelbelegung erstellt. Anschließend wird eine entsprechende Distanzfeld-Matrix berechnet, wobei jede Zelle in der Distanzfeld-Matrix einen Abstand zu einer nächstgelegenen belegten Zelle enthält. Die Distanzfeld-Matrix wird als Bedingungsfunktion in einem Optimierungsproblem der Bewegungsplanung verwendet, wobei das Optimierungsproblem konvexifiziert und dann iterativ gelöst wird, um ein Bewegungsprofil des Roboters zu erhalten, das die Hindernisse vermeidet und eine Zielfunktion wie die zurückgelegte Strecke minimiert. Die Distanzfeld Optimierungstechnik ist schnell berechnet und hat eine Rechenzeit, die unabhängig von der Anzahl der Hindernisse ist. Die beschriebene Optimierungstechnik ist ...

Cachespeicher-Partitionierung in virtualisierten Umgebungen

Es wird ein Mechanismus in einer Überwachungseinrichtung für virtuelle Maschinen zur Bereitstellung von Cachespeicher-Partitionierungen in virtualisierten Umgebungen bereitgestellt. Der Mechanismus weist jeder virtuellen Maschine in der virtualisierten Umgebung eine virtuelle Identifikation (ID) zu. Der Bearbeitungskern speichert die virtuelle ID der virtuellen Maschine in einem speziellen Register. Der Mechanismus erstellt zudem einen Eintrag für die virtuelle Maschine in einer Partitionstabelle. Der Mechanismus kann einen gemeinsam genutzten Cachespeicher mittels einer vertikalen (Wege-)Partition und/oder einer horizontalen Partition partitionieren. Der Eintrag in der Partitionstabelle enthält eine vertikale Partitionssteuerung und eine horizontale Partitionssteuerung. Für jeden Cachespeicher-Zugriff übergibt die virtuelle Maschine dem gemeinsam genutzten Cachespeicher die virtuelle ID zusammen mit der Adresse. Falls der Cachespeicher-Zugriff zu einem Fehlschlag führt, wählt der gemeinsam ...

STRUKTUR UND FERTIGUNGSVERFAHREN EINES DREIDIMENSIONALEN SYSTEMS EINER METALL-LEITERPLATTE, DIE VOR DEM HORIZONTALEN BESTÜCKEN GEÄTZT WIRD

Gegenstand ist eine horizontal bestückte, dreidimensionale, vor dem Bestücken geätzte System-Level-Metall-Leiterplatte, charakterisiert durch einen Metallsubstrat-Rahmen (1). Dieser Metallsubstrat-Rahmen (1) weist Basisbereiche (2) und Stifte (3) auf. Die Frontseiten der Basisbereiche (2) werden mit Chips (5) bestückt, die Frontseiten der Chips (5) sind über Metalldrähte (6) mit den Frontseiten der Stifte (3) verbunden. Auf den Front- oder den Rückseiten der Stifte (3) befinden sich Leitungspunkte (7). Die peripheren Bereiche der Basisbereiche (2), die Bereiche zwischen den Basisbereichen (2) und den Stiften (3), die Bereiche zwischen den Stiften (3), über den Basisbereichen (2) und den Stiften (3) und den Außenbereichen der Chips (5), die Metalldrähte (6) und die Leitungspunkte (7) sind mit Formmasse (8) vergossen und die Oberflächen des Rahmens aus Metall-Substrat (1), der Stifte (3) und der Leitungspunkte (7), die aus der Formmasse (8) herausragen, sind mit einer oxidationsbeständigen ...

Entgleisungsprädiktor-Erkennungssystem, Steuervorrichtung, Entgleisungsprädiktor- Erkennungsverfahren und Entgleisungsprädiktor-Erkennungsprogramm

Eine Wavelet-Analyse wird sowohl auf eine Nickwinkelgeschwindigkeit θ(t) als auch auf eine Rollwinkelgeschwindigkeit φ(t) angewendet, die von einem in einem Wagen eines Zuges eingebauten Winkelgeschwindigkeitssensor (35) ausgegeben werden, und ein Wavelet-Koeffizient (14) der Nickwinkelgeschwindigkeit und ein Wavelet-Koeffizient (15) der Rollwinkelgeschwindigkeit werden berechnet. Jeder der beiden Wavelet-Koeffizienten (14, 15), die sich in chronologischer Reihenfolge ändern, wird mit einem Wavelet-Koeffizientenschwellenwert (16) verglichen, und ein Entgleisungsprädiktor wird erkannt, wenn beide Koeffizienten den Schwellenwert übersteigen. Es werden Wavelet-Koeffizient verwendet, die für einen Niederfrequenzbereich von zum Beispiel 0,5 bis 100 Hz berechnet werden. Zwei Typen von Entgleisungsprädiktor-Erkennungsalgorithmen, von denen einer einen Frequenzbereich und der andere einen Zeitbereich einbezieht, werden kombiniert, um eine Genauigkeit einer Erkennung eines Entgleisungsprädiktors ...

Halbleitervorrichtung mit einer Bonding-Fläche und einer Abschirmungsstruktur und Verfahren zur Herstellung derselben

Eine Halbleitervorrichtung mit: einem Vorrichtungssubstrat (310) mit einer Vorderseite (312) und einer Rückseite (314), die einer ersten Seite bzw. einer zweiten Seite der Halbleitervorrichtung entsprechen; einer auf der Vorderseite (312) des Vorrichtungssubstrats (310) ausgebildeten Metallstruktur (342); einem auf der zweiten Seite der Halbleitervorrichtung angeordneten Bonding-Pad (374), das in einer elektrischen Verbindung mit der Metallstruktur (342) steht; und einer auf der Rückseite (314) des Vorrichtungssubstrats (310) angeordneten Metallabschirmungsstruktur (376), wobei die Metallabschirmungsstruktur (376) und das Bonding-Pad (374) unterschiedliche Dicken aufweisen.

Fluoreszenzpulver zum Herstellen von Weiß-Licht-Emittierenden-Dioden großer Helligkeit und Weiß-Licht-Emittierende Vorrichtung

Zusammensetzung eines Fluoreszenzmaterials, welches die Formel (YxTbyCez)Al5O12 hat, wobei x + y = 3, x, y 0, 0 < z < 0,5, wobei das (YxTby)Al5O12 ein Wirt desselben ist und Ce ein Aktivator desselben ist, und wobei mittels Einstellens der Metallkomponente des (YxTby)Al5O12 Wirts des Fluoreszenzmaterials ein Kristallfeld desselben moduliert werden kann, wodurch eine Wellenlänge von Licht, welches von dem Fluoreszenzmaterial emittiert wird, geändert wird.

Druckschalter

Druckschalter (2, 3, 4, 5, 6), umfassend:- ein Gehäuse (20, 30, 31, 40, 41, 50, 51, 60, 61);- eine Tastenkappe (22, 32, 42, 52, 62); und- eine Aufhängung (24, 34, 44, 54, 64), welche zwischen dem Gehäuse (20, 30, 40, 50, 60) und der Tastenkappe (22, 32, 42, 52, 62) angeordnet ist und drehbar jeweils mit der Tastenkappe (22, 32, 42, 52, 62) und dem Gehäuse (20, 30, 40, 50, 60) verbunden ist, wobei die Tastenkappe (22, 32, 42, 52, 62) eingerichtet ist, sich über die Aufhängung (24, 34, 44, 54, 64) zwischen einer nicht-gedrückten Position und einer gedrückten Position zu bewegen;- wobei das Gehäuse (30, 41, 51, 61) oder die Tastenkappe (22) einen ersten magnetischen Bereich (26, 36, 410, 56, 66) hat und die Aufhängung (24, 34, 44, 54, 64) einen zweiten magnetischen Bereich (244, 344, 46, 544, 644) hat, der mit dem ersten magnetischen Bereich (26, 36, 410, 56, 66) korrespondiert; wobei, wenn die Tastenkappe (22, 32, 42, 52, 62) nicht gedrückt ist, eine magnetische Anziehungskraft zwischen dem ...

Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Halbleitervorrichtung (200), die Folgendes umfasst:einen ersten aktiven Bereich (205) benachbart zu einer ersten Seite (256) eines Grabenisolierungsbereichs, eines STI-Bereichs (209), wobei der erste aktive Bereich (205) Folgendes umfasst:- einen ersten proximalen Grat (252) benachbart zu dem STI-Bereich (209), der eine erste proximale Grathöhe (226) aufweist; und- einen ersten distalen Grat (254) benachbart zu dem ersten proximalen Grat (252), der eine erste distale Grathöhe (224) aufweist;einen zweiten aktiven Bereich (207) benachbart zu einer zweiten Seite (258) des STI-Bereichs (209), wobei der zweite aktive Bereich (207) Folgendes umfasst:- einen zweiten proximalen Grat (253) benachbart zu dem STI-Bereich (209), der eine zweite proximale Grathöhe (227) aufweist; und- einen zweiten distalen Grat (255) benachbart zu dem zweiten proximalen Grat (253), der eine zweite distale Grathöhe (225) aufweist; undein Oxid (230) des STI-Bereichs (209), das in einer Öffnung in einer Oberseite einer ...

Anschlussklemmenblock

Ein Anschlussklemmenblock wird so angepasst, dass er mit einem Draht (6) verbunden wird, und weist einen isolierenden Sockelsitz (2) sowie eine Klemmeinheit (3) auf. Der isolierende Sockelsitz (2) weist erste und zweite Sitzabschnitte (21, 22) auf, die miteinander zusammenwirken, um einen Durchlass (23) und einen Aufnahmeraum (24) zu definieren, der mit dem Durchlass (23) in Verbindung steht. Die Klemmeinheit (3) weist ein Positionierelement (31) auf, das mit dem ersten Sitzabschnitt (21) verbunden ist und eine obere Presszone (311) hat, sowie ein Federelement (32), das einen Sockelabschnitt (321), der sich in der Nähe des zweiten Sitzabschnitts (22) befindet, sowie einen federnden Armabschnitt (324) aufweist, der mit dem Sockelabschnitt verbunden ist, der eine untere Presszone (327) aufweist, die sich in Richtung des Positionierelements (31) erstreckt. Die oberen und unteren Presszonen (311, 327) sind so angepasst, dass sie ein Endsegment des Drahtes (6) federnd zwischen sich einspannen ...

Erfassen einer offenen Verbindung einer Hilfswicklung bei einer Schaltmodus-Energieversorgung

Ein Leistungswandler, der einen Transformator aufweist mit einer Primärwicklung, die mit einer Eingangsspannung gekoppelt ist, einer Sekundärwicklung, die mit einem Ausgang des Leistungswandlers gekoppelt ist, und einer Hilfswicklung, ist konfiguriert zum Erfassen eines „offene Verbindung”-Fehlers der Hilfswicklung. Der Leistungswandler umfasst eine Stromquelle, die mit der Hilfswicklung gekoppelt ist, die, wenn aktiviert, einen Strom an die Hilfswicklung liefert. Eine Steuervorrichtung misst eine Spannung über die Hilfswicklung. In Reaktion auf ein Erfassen einer Zunahme der Spannung über die Hilfswicklung, während die Stromquelle aktiviert ist, deaktiviert die Steuervorrichtung den Leistungswandler.

Führungsvorrichtung für eine Schiebetür

Eine Führungsvorrichtung für eine Schiebetür, gekennzeichnet durch: eine sich in Längsrichtung (X) erstreckende Basissitzfläche (10), die mindestens eine Führungsnut (15, 16) aufweist, die sich in einer Querrichtung (Y) quer zu der Längsrichtung (X) erstreckt; und ein Paar Seitenwandeinheiten (20), die jeweils Folgendes umfassen: ein starres Seitenwandteil (30), das mit der Basissitzfläche (10) verbunden und relativ zu der Basissitzfläche (10) in Querrichtung (Y) beweglich ist sowie mindestens einen Führungsschenkel (32, 33) aufweist, der gleitend in die mindestens eine Führungsnut (15, 16) eingreift, wobei die starren Seitenwandteile (30) der Seitenwandeinheiten (20) einen Spalt (60) ausbilden, und ein Positionierelement (40), das an einem der starren Seitenwandteile (30) und der Basissitzfläche (10) befestigt ist und lösbar an das andere der starren Seitenwandteile (30) und die Basissitzfläche (10) stößt, um das starre Seitenwandteil (30) an der Basissitzfläche (10) zu arretieren und ...

Halbleiter-Bauelement und Verfahren

Ein Halbleiter-Bauelement weist Folgendes auf: ein Substrat; eine erste Umverteilungsschicht (RDL) über einer ersten Seite des Substrats; eine oder mehrere Halbleiter-Dies, die über der ersten RDL angeordnet sind und mit dieser elektrisch verbunden sind; und ein Verkapselungsmaterial über der ersten RDL und um den einen oder die mehreren Halbleiter-Dies. Das Halbleiter-Bauelement weist weiterhin Anschlüsse auf, die an einer zweiten Seite des Substrats befestigt sind, die der ersten Seite gegenüberliegt, wobei die Anschlüsse elektrisch mit der ersten RDL verbunden sind. Das Halbleiter-Bauelement weist weiterhin eine Polymerschicht auf der zweiten Seite des Substrats auf, wobei die Anschlüsse von der Polymerschicht her über eine erste Oberfläche der Polymerschicht überstehen, die von dem Substrat entfernt ist. Ein erster Teil der Polymerschicht, der die Anschlüsse kontaktiert, hat eine erste Dicke, und ein zweiter Teil der Polymerschicht zwischen benachbarten Anschlüssen hat eine zweite Dicke ...

FINNEN-FELDEFFEKTTRANSISTOR-BAUELEMENT UND VERFAHREN

Ein Verfahren weist die folgenden Schritte auf: Entfernen eines ersten Teils einer Dummy-Gate-Struktur über einer ersten Finne, wobei ein zweiter Teil der Dummy-Gate-Struktur über einer zweiten Finne bestehen bleibt, wobei durch das Entfernen des ersten Teils eine erste Aussparung entsteht, die die erste Finne freilegt; Abscheiden eines ersten dielektrischen Gate-Materials in der ersten Aussparung und über der ersten Finne; und Entfernen des zweiten Teils der Dummy-Gate-Struktur über der zweiten Finne, wobei durch das Entfernen des zweiten Teils eine zweite Aussparung entsteht, die die zweite Finne freilegt. Das Verfahren umfasst weiterhin Folgendes: Abscheiden eines zweiten dielektrischen Gate-Materials in der zweiten Aussparung und über der zweiten Finne, wobei das zweite dielektrische Gate-Material das erste dielektrische Gate-Material kontaktiert; und Füllen der ersten Aussparung und der zweiten Aussparung mit einem leitfähigen Material.

NASSÄTZCHEMIKALIE FÜR SELEKTIVE SILIZIUMÄTZUNG

Bei einem Integrationsschema für eine Metall-Gate-Ersetzung beschreibt die vorliegende Erfindung das Entfernen einer Polysilizium-Gate-Elektrode mit einer hoch selektiven Nassätzchemikalie, ohne umgebende Schichten zu beschädigen. Die Nassätzchemikalie kann zum Beispiel Folgendes aufweisen: eine oder mehrere alkalische Lösungsmittel mit einer Aminstruktur mit sterischer Hinderung; ein Puffersystem, das Tetramethylammoniumhydroxid (TMAH) und Monoethanolamin (MEA) umfasst; ein oder mehrere polare Lösungsmittel; und Wasser.

VERFAHREN UND SYSTEM(E) FÜR DAS MANAGEMENT VON FRACHTFAHRZEUGEN

Diese Offenlegung stellt (ein) Verfahren und (ein) System(e) für das Management von Frachtfahrzeugen bereit. In einem Aspekt wird ein Verfahren zum Bestimmen des Volumens des Frachtraums von einem Fahrzeugs in Echtzeit offengelegt. Das Verfahren umfasst das Erzeugen eines ersten Raummodells des Frachtraumes anhand von Bildern aus einer Vielzahl von Kameras (208), einschließlich mindestens einer Kamera zur Erfassung von Tiefe und Farbe, die in und um den Frachtraum positioniert sind, die ein aktualisiertes Raummodell des Frachtraums unter Verwendung der Bilder von der Mehrzahl von Kameras (208) erzeugen. Nach dem Erfassen von Gegenständen, die in den Frachtraum eingeladen oder aus dem Frachtraum ausgeladen werden, Schätzen des Volumens der geladenen Gegenstände im aktualisierten Raummodell und Bestimmen des verbleibenden Volumens im Frachtraum, basierend auf dem geschätzten Volumen der geladenen Gegenstände, und Einschätzen des Gesamtvolumens der Fracht, basierend auf dem ersten Raummodell ...

INFO-POP-STRUK'I'UREN MIT HOHLRÄUME AUFWEISENDEN TIVS

Ein Verfahren beinhaltet ein Aufdosieren einer Opferregion über einem Träger und Bilden eines Metallstabs über dem Träger. Der Metallstab überlappt zumindest einen Abschnitt der Opferregion. Das Verfahren beinhaltet ferner ein Einkapseln des Metallstabs und der Opferregion in einem Einkapselungsmaterial, Abnehmen des Metallstabs, der Opferregion und des Einkapselungsmaterials vom Träger und Entfernen zumindest eines Abschnitts der Opferregion, um eine sich von einem Niveau einer Fläche des Einkapselungsmaterials aus in das Einkapselungsmaterial hinein erstreckende Vertiefung zu bilden.

Ultraschall-Partikelmesssystem

Ultraschall-Partikelmesssystem (1) mit einem Ultraschallwandler (2), welcher zumindest ein Ultraschallwandlerelement (4) aufweist, und einem Messumformer, wobei vom Ultraschallwandlerelement (4) im Betrieb akustische Signale aussendbar und empfangbar sind, wobei der Messumformer umfasst: eine Sendestufe zur Anregung des Ultraschallwandlers zum Aussenden eines vorgegebenen Ultraschallsignals, eine Empfangsstufe zur Detektion von elektrischen Signalen vom Ultraschallwandler, erzeugt aus empfangenen Ultraschallsignalen, ein Fi; ein Verstärker zum Verstärken der elektrischen Signale, ein Offset-Schaltung um einen Offset in den elektrischen Signalen zu eliminieren, einen Quadrierer zum Quadrieren der elektrischen Signale, einen Vergleicher zum Vergleichen der elektrischen Signale mit einem vorgegebenen Schwellwert, einen Zähler zum Zählen der elektrischen Signale, welche in einem vorgegebenen zeitlichen Intervall, eine Amplitude aufweisen, welche über dem vorgegebenen Schwellwert liegt.

STRUKTUR UND BILDUNGSVERFAHREN FÜR FIN-ARTIGEN FELDEFFEKTTRANSISTOR

Es werden eine Struktur und ein Bildungsverfahren einer Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung enthält eine Halbleiterträgerschicht und eine Fin-Struktur über der Halbleiterträgerschicht. Die Halbleitervorrichtung enthält auch einen Gate-Stapel, der einen Abschnitt der Fin-Struktur bedeckt, und eine epitaxial gezüchtete Source/Drain-Strukturen über der Fin-Struktur und neben dem Gate-Stapel. Die Halbleitervorrichtung enthält ferner eine Halbleiterschutzschicht über der epitaxial gezüchteten Source/Drain-Struktur. Die Halbleiterschutzschicht hat eine atomare Kohlenstoffkonzentration, die höher als jene der epitaxial gezüchteten Source/Drain-Struktur ist.

Rollsteuerungsvorrichtung für einen Fahrzeugrollo

Eine Rollsteuerungsvorrichtung (6) für einen Fahrzeugrollo weist eine unidirektionale Übertragungsvorrichtung (7) und eine Dämpfungsanordnung (8) auf. Die unidirektionale Übertragungsvorrichtung (7) weist einen Getriebesockel (10), mehrere Planetenzahnräder (20) und ein Übertragungsrad (30) auf. Der Getriebesockel (10) weist ein Antriebssegment (12) auf, das mit mehreren Aufnahmeaussparungen (15) und mehreren Beschränkungssegmenten (18) versehen ist. Die Planetenzahnräder (20) sind jeweils drehbar und verschiebbar in den Aufnahmeaussparungen (15) montiert und werden jeweils selektiv von den Beschränkungssegmenten (18) beschränkt, um sich mit dem Getriebesockel (10) zu drehen. Das Übertragungsrad (30) ist drehbar mit dem Getriebesockel (10) kombiniert und weist ein Übertragungszahnrad (32) auf. Die Dämpfungsanordnung (8) ist mit der unidirektionalen Übertragungsvorrichtung (7) verbunden und weist ein getriebenes Zahnrad (40) und eine Dämpfungsvorrichtung (50) auf.

HYBRIDE BONDINSELSTRUKTUR

Die vorliegende Erfindung betrifft einen mehrdimensionalen integrierten Chip, der eine Umverdrahtungsschicht aufweist, die sich vertikal zwischen integrierten Chip-Dies erstreckt, die seitlich von einer rückwärtigen Bondinsel versetzt sind. Der mehrdimensionale integrierte Chip weist einen ersten integrierten Chip-Die mit ersten mehreren Metallverbindungsschichten auf, die innerhalb einer ersten dielektrischen Zwischenschicht angeordnet sind, die auf einer Vorderseite eines ersten Halbleitersubstrats angeordnet ist. Der mehrdimensionale integrierte Chip weist auch einen zweiten integrierten Chip-Die mit zweiten mehreren Metallverbindungsschichten auf, die innerhalb einer zweiten dielektrischen Zwischenschicht angeordnet sind, die an die erste ILD-Schicht anstößt. Eine Bondinsel ist innerhalb einer Aussparung angeordnet, die sich durch das zweite Halbleitersubstrat erstreckt. Eine Umverdrahtungsschicht erstreckt sich vertikal zwischen den ersten mehreren Metallverbindungsschichten und den ...

Struktur eines Finnen-Feldeffekttransistorbauelements (FinFET- Bauelement) mit Zwischenverbindungsstruktur

Halbleitervorrichtungsstruktur, die umfasst:eine erste Metallschicht (104), die über einem Substrat (102) gebildet wird;eine dielektrische Schicht (112), die über der ersten Metallschicht (104) gebildet wird;eine Haftschicht (130), die in der dielektrischen Schicht (112) und über der ersten Metallschicht (104) gebildet wird; undeine zweite Metallschicht (142), die in der dielektrischen Schicht (112) gebildet wird, wobei die zweite Metallschicht (142) elektrisch mit der ersten Metallschicht (104) verbunden ist, wobei ein Abschnitt der Haftschicht (130) zwischen der zweiten Metallschicht (142) und der dielektrischen Schicht (112) gebildet wird, und wobei die Haftschicht (130) einen ersten Abschnitt (130a), der einen oberen Abschnitt der zweiten Metallschicht (142) säumt, umfasst und wobei der erste Abschnitt (130a) einen erweiterten Abschnitt entlang einer vertikalen Richtung aufweist;dadurch gekennzeichnet, dass die Haftschicht (130) ferner einen zweiten Abschnitt (130b) unter dem ersten ...

Durchkontaktierungsstruktur und Verfahren davon

Eine Halbleitervorrichtung enthält ein Substrat, das eine Kanalregion; einen Gate-Stapel über der Kanalregion; einen Dichtungsabstandhalter, der eine Seitenwand des den Gate-Stapels abdeckt, wobei der Dichtungsabstandhalter Siliziumnitrid enthält; einen Gateabstandhalter, der eine Seitenwand des Dichtungsabstandhalters abdeckt, wobei der Gateabstandhalter Siliziumoxid enthält, und der Gateabstandhalter einen ersten vertikalen Abschnitt und einen ersten horizontalen Abschnitt aufweist; und eine erste Dielektrikumslage, die eine Seitenwand des Gate-Abstandhalters abdeckt, wobei die erste Dielektrikumslage Siliziumnitrid enthält, aufweist.

PROJEKTIONSLINSE UND PROJEKTIONSVORRICHTUNG

Projektionslinse (300), die zum Projizieren eines Bildstrahls (L2) geeignet ist, wobei der Bildstrahl (L2) durch Wandeln eines auf ein Lichtventil (200) gestrahlten Beleuchtungsstrahls (L1) durch das Lichtventil (200) ausgebildet ist, und die Projektionslinse (300) auf einem Übertragungspfad des Bildstrahles (L2) angeordnet ist und die Projektionslinse (300) umfasst:- eine erste Linsengruppe (310) mit einer ersten sphärischen Linse (G1) und einer ersten asphärischen Linse (A1), wobei der Bildstrahl (L2) durch die erste Linsengruppe (310) läuft, um ein einziges Zwischenbild (S) zu erzeugen;- eine zweite Linsengruppe (320) mit einer zweiten sphärischen Linse (G2) und einer zweiten asphärischen Linse (A2); und- einem ebenen Reflektor (M), der auf dem Transmissionspfad des Bildstrahls (L2) angeordnet ist, wobei die zweite Linsengruppe (320) zwischen der ersten Linsengruppe (310) und dem ebenen Reflektor (M) angeordnet ist, und der ebene Reflektor (M) zum Reflektieren des Bildstrahles (L2) von ...

SCARA-Roboter mit Direktantrieb

SCARA-Roboter (10), umfassend:eine Basis (20);einen ersten Arm (30), der an der Basis (20) befestigt und um eine erste imaginäre Achse relativ zu der Basis (20) rotierbar ist;einen zweiten Arm (40), der an dem ersten Arm (30) befestigt und um eine zweite imaginäre Achse (L2) relativ zu dem ersten Arm (30) rotierbar ist, wobei die zweite imaginäre Achse (L2) im Wesentlichen parallel zu der ersten imaginären Achse (L1) ist;einen Wellenmotor (50), umfassend ein Fixierungselement (52), das an dem zweiten Arm (40) befestigt ist, und eine Achse (54), die relativ zu dem Fixierungselement (52) entlang einer dritten imaginären Achse (L3) bewegbar ist, wobei die dritte imaginäre Achse (L3) im Wesentlichen parallel zu der ersten imaginären Achse (L1) ist, wobei die Bewegung entlang der Achse (L3) nur durch den Wellenmotor angetrieben wird; undeinen Rotationsmotor (80), der in dem zweiten Arm (40) befestigt ist und angepasst ist, die Achse (54) um die dritte imaginäre Achse (L3) zu rotieren;wobei der ...

Nahfeldkommunikations- und Drahtlosladevorrichtung und Schaltverfahren zur Verwendung derselben

Eine Nahfeldkommunikations- und Drahtlosladevorrichtung umfasst eine Spule, ein Abstimmungsmodul, ein Nahfeldkommunikationsmodul, ein Drahtloslademodul und eine Leistungsspeichervorrichtung. Die Spule ist konfiguriert, um elektromagnetische Wellen zu empfangen. Das Abstimmungsmodul ist mit der Spule elektrisch verbunden. Das Nahfeldkommunikationsmodul umfasst einen Abschwächer und eine Nahfeldkommunikationssteuerschaltung. Der Abschwächer ist konfiguriert, um die Energie der elektromagnetischen Wellen, die von dem Abstimmungsmodul übertragen werden, abzuschwächen. Die Nahfeldkommunikationssteuerschaltung ist mit dem Abschwächer elektrisch verbunden. Die Leistungsspeichervorrichtung ist mit dem Drahtloslademodul elektrisch verbunden. Elektromagnetische Wellen koppeln sich magnetisch an die Spule und die Spule überträgt Signale der elektromagnetischen Wellen über das Abstimmungsmodul auf das Nahfeldkommunikationsmodul oder überträgt die Energie der elektromagnetischen Wellen über das Abstimmungsmodul ...

Verbesserte Konstruktion eines Innenpermanentmagnetmotors

Die vorliegende Erfindung stellt eine verbesserte Konstruktion des Innenpermanentmagnetmotors bereit, bei der die Breite des ringförmigen Luftspalts zwischen dem Stator und dem Rotor in jedem Bereich des Polabstands jeweils einen Maximalwert und einen Minimalwert aufweist, wodurch sich der Magnetfluss des Luftspalts einer Sinuswelle annähert.

Hohlgetriebe

Hohlgetriebe, umfassend: • einen Hohlwellengenerator (30), dessen eines Ende mit einem Wellenerzeugungsteil (31) mit einer Ovalnut (311) ausgebildet ist, • einen flexiblen Lagerring (40) mit einer Innenfläche und einer Außenfläche, welcher in der Ovalnut (311) des Hohlwellengenerators (30) so eingebaut ist, dass die Außenfläche an der Ovalnut (311) liegt und sich der flexible Lagerring somit durch die Ovalnut (311) zum Bewegen mitnehmen lässt, • einen Flexspline (50), welcher als ein flexibel verformbarer Ring mit einem Innenverzahnungsteil (51) an einem Ende ausgebildet ist, wobei der Innenverzahnungsteil (51) eine Innenumfangsfläche und eine Außenumfangsfläche aufweist, wobei die Innenumfangsfläche mit mehreren Innenverzahnungen (511) versehen ist, während die Außenumfangsfläche die Innenfläche des flexiblen Lagerrings (40) umhüllt, so dass der Flexspline durch den flexiblen Lagerring (40) zum Drehen mitgenommen wird, • ein starres Zahnrad (60), dessen ringförmige Außenumfangsfläche mit ...

GESTAPELTE INTEGRIERTE SCHALTUNGEN MIT UMVERTEILUNGSLEITUNGEN

Eine integrierte Schaltungsstruktur umfasst einen ersten und einen zweiten Halbleiterchip. Der erste Halbleiterchip umfasst ein erstes Substrat und mehrere erste dielektrische Schichten, die unter dem ersten Substrat liegen. Der zweite Halbleiterchip umfasst ein zweites Substrat und mehrere zweite dielektrische Schichten über dem zweiten Substrat, wobei die mehreren ersten und zweiten dielektrischen Schichten mit einander gebondet sind. Eine Metall-Anschlussstelle liegt in den mehreren zweiten dielektrischen Schichten. Eine Umverteilungsleitung liegt über dem ersten Substrat. Ein Kontaktstöpsel ist mit der Umverteilungsleitung elektrisch verbunden. Der Kontaktstöpsel umfasst einen ersten Abschnitt, der sich von einer oberen Fläche des ersten Substrats zu einer unteren Fläche des ersten Substrats erstreckt, und einen zweiten Abschnitt, der sich von der unteren Fläche des ersten Substrats zu der Metall-Anschlussstelle erstreckt. Eine untere Fläche des zweiten Abschnitts berührt eine obere ...

Kontakt-Radar-Messer

Kontakt-Radar-Messer, bestehend aus einem Gehäuse und einer Antennenbaugruppe, wobei das Gehäuse mit einer eingebauten Radiofrequenz-Leiterplatte versehen ist, mit welcher die Antennenbaugruppe elektrisch verbunden ist, während die Antennenbaugruppe eine Anschlusseinheit, eine Anpassungseinheit, eine Signalüberleitungseinheit und eine Frequenzselektoreinheit aufweist, wobei die Anschlusseinheit zum Übertragen der Tastsignale dient, während die Anpassungseinheit zum Übertragen der Signale mit der Anschlusseinheit elektrisch verbunden ist, wobei die Signalüberleitungseinheit im Einklang mit der Anpassungseinheit wirkt und zum Übertragen der Tastsignale sowie zum Empfangen der Reflektionssignale dient, wobei zwischen der Anpassungseinheit und der Signalüberleitungseinheit die Frequenzselektoreinheit eingefügt ist, die mit einer isolierten Druckbeständigkeit zum Verstärken des Signal-Rausch-Verhältnisses dient. Bei dieser Bauform lässt sich die Wellenform zum Durchführen der Frequenzbänder ...

Wechselstromgeneratorvorrichtung und Spannungsumsetzer hierfür

Es werden eine Wechselstromgeneratorvorrichtung und ein Spannungsumsetzer hierfür geschaffen. Der Spannungsumsetzer umfasst eine Spannungsumsetzungsschaltung und eine Hilfsschaltung. Die Spannungsumsetzungsschaltung weist ein erstes Leistungsende, ein zweites Leistungsende und einen Induktor auf. Die Spannungsumsetzungsschaltung setzt eine erste Spannung am ersten Leistungsende um, um eine zweite Spannung am zweiten Leistungsende während einer Betriebszeitdauer zu erzeugen, oder die Spannungsumsetzungsschaltung setzt die zweite Spannung am zweiten Leistungsende um, um die erste Spannung am ersten Leistungsende während der Betriebszeitdauer zu erzeugen. Die Hilfsschaltung bildet eine erste Schleife zwischen dem ersten Leistungsende und dem Induktor während einer Rücksetzzeitdauer oder bildet eine zweite Schleife zwischen dem zweiten Leistungsende und dem Induktor während der Rücksetzzeitdauer oder bildet eine dritte Schleife in der Hilfsschaltung.

Einstellen der Schwellenspannung durch metastabile Plasmabehandlung

Ein Verfahren umfasst ein Ausbilden einer ersten High-k-Dielektrikumsschicht über einem ersten Halbleiterbereich, Ausbilden einer zweiten High-k-Dielektrikumsschicht über einem zweiten Halbleiterbereich, Ausbilden einer ersten Metallschicht, die einen ersten Abschnitt über der ersten High-k-Dielektrikumsschicht und einen zweiten Abschnitt über der zweiten High-k-Dielektrikumsschicht umfasst, Ausbilden einer Ätzmaske über dem zweiten Abschnitt der ersten Metallschicht und Ätzen des ersten Abschnitts der ersten Metallschicht. Die Ätzmaske schützt den zweiten Abschnitt der ersten Metallschicht. Die Ätzmaske wird mit metastabilem Plasma verascht. Eine zweite Metallschicht wird dann über der ersten High-k-Dielektrikumsschicht ausgebildet.

Verfahren zur Herstellung einer Radanordnung für ein Leichtbaufahrzeug

Ein Verfahren zur Herstellung einer Radanordnung (1) für ein Leichtbaufahrzeug umfasst die folgenden Schritte: (a) Bereitstellen eines Rads (2), das eine Felge (21) umfasst, die eine vertiefte Außenfläche (211) aufweist; (b) Anordnen eines Schaumreifenkerns (3) an dem Rad (2), sodass eine ringförmige Innenfläche (31) des Schaumreifenkerns (3) an der vertieften Außenfläche (211) der Felge (21) anliegt, (c) Auftragen eines Haftvermittlers (5) auf eine Innenfläche eines Gummimantels (4) und/oder eine ringförmige Außenfläche (32) des Schaumreifenkerns (3), und (d) Wickeln des Gummimantels (4) auf den Schaumreifenkern (3), sodass die Innenfläche des Gummimantels (4) in Press-Wirkverbindung mit der ringförmigen Außenfläche (32) des Schaumreifenkerns (3) gebracht wird.

Steuersatz eines Fahrrades

Die Erfindung betrifft einen Steuersatz eines Fahrrades, der an einem Steuerrohrsatz montiert wird, wobei der Steuerrohrsatz ein Steuerrohr (91) und einen Vorderradgabelschaft (92), der relativ zu der axialen Richtung drehbar ist, beinhaltet und der Steuersatz ein erstes Befestigungselement (1) und mindestens ein Druckelement (2) umfasst, wobei das Befestigungselement (1) drehfest an der Innenwand des Steuerrohrs (91) angeordnet ist und mindestens eine Widerstandsstruktur (11) und einen ersten Blockierabschnitt (12) aufweist, wobei das mindestens ein Druckelement (2) die mindestens eine Widerstandsstruktur (11) drücken und die radiale Abmessung der Widerstandsstruktur (11) vergrößern kann, und wobei, wenn das erste Befestigungselement (1) und der Vorderradgabelschaft (92) relativ gedreht werden, der mindestens eine erste Blockierabschnitt (12) und der mindestens eine zweite Blockierabschnitt (31) an dem Vorderradgabelschaft (92) einander blockieren können.

VERFAHREN UND SYSTEM ZUR INDUSTRIEROBOTER-BEWEGUNGSSTEUERUNG

Ein Verfahren zur Planung von Roboterbewegungen unter Verwendung eines externen Computers, der mit einer Robotersteuerung kommuniziert, wird aufgezeigt. Eine Kamera oder ein Sensorsystem liefert dem Computer Informationen über die Eingangsszene, einschließlich Start- und Zielpunkte und Hindernisdaten. Der Computer plant eine Roboterwerkzeugbewegung auf der Grundlage der Start- und Zielpunkte sowie der Hindernisumgebung, wobei die Roboterbewegung entweder mit einer seriellen oder einer parallelen Kombination von auf Abtastung basierenden und optimierungsbasierten Planungsalgorithmen geplant wird. Bei der seriellen Kombination findet das Abtastungsverfahren zunächst einen gangbaren Pfad, und das Optimierungsverfahren verbessert dann die Pfadqualität. Bei der parallelen Kombination werden sowohl Abtastungs- als auch Optimierungsverfahren verwendet, und ein Pfad wird auf der Grundlage von Rechenzeit, Pfadqualität und anderen Faktoren ausgewählt. Der Computer konvertiert dichte geplante Wegpunkte ...

Neue Elektrolyte zur Verbesserung der Sauerstoffreduktionsreaktion (ORR) in der Kathodenschicht einer Protonenaustausch-Brennstoffzelle

BERÜHRUNGSANZEIGEVORRICHTUNG UND BERÜHRUNGSERKENNUNGSVERFAHREN

Berührungsanzeigevorrichtung, die Folgendes aufweist: ein Berührungsanzeigefeld (1), das einen Berührungserfassungsbereich (12) und einen Nichtberührungserfassungsbereich (13) umfasst, eine Schutzabdeckplatte (2), die über dem Berührungsanzeigefeld (1) vorgesehen ist, wobei die Schutzabdeckplatte (2) einen Anzeigebereich (21) und einen den Anzeigebereich (21) umgebenden Nichtanzeigebereich (22) aufweist, wobei der Anzeigebereich (21) dem Berührungserfassungsbereich (12) entspricht und der Nichtanzeigebereich (22) einen Berührungstastenbereich (221) aufweist, wobei eine Fläche der Schutzabdeckplatte (2) nahe dem Berührungsanzeigefeld (1) als erste Fläche (23) definiert ist, eine Berührungstastenelektrode (2211) im Berührungstastenbereich (221) auf der ersten Fläche (23) vorgesehen ist, eine Berührungsübertragungselektrode (211) im Anzeigebereich (21) auf der ersten Fläche (23) vorgesehen ist und die Berührungstastenelektrode (2211) mit der Berührungsübertragungselektrode (211) elektrisch ...

Acrylpolymere, 1K-Beschichtungszusammensetzungen, die dieselben einschließen, und Mehrschichtbeschichtungssysteme, die eine Decklackschicht einschließen, die aus den 1K-Beschichtungszusammensetzungen gebildet wird

... 1K-Beschichtungszusammensetzung, umfassend: ein Acrylpolymer mit einer nominalen Tg von mindestens 25 °C, worin das Acrylpolymer umfasst: ein über freie Radikale polymerisiertes Rückgrat (Backbone) und anhängende Ketten, die daran gebunden sind, worin: eine erste anhängende Kette umfasst: ein erstes Segment, umfassend eine Esterverknüpfung und eine sekundäre Hydroxylgruppe; und ein zweites Segment, das mit dem ersten Segment verbunden ist und eine Esterverknüpfung und eine verzweigte Kohlenwasserstoffkette umfasst; und eine zweite anhängende Kette, umfassend eine primäre Hydroxylgruppe oder eine Urethan enthaltende Gruppe, die daraus gebildet ist; und einen Melamin-Quervernetzer, worin das Acrylpolymer ferner eine dritte anhängende Kette umfasst, die eine aromatische Gruppe umfasst, worin das Acrylpolymer ferner eine vierte anhängende Kette umfasst, die eine Esterverknüpfung und eine verzweigte Kohlenwasserstoffkette umfasst, worin das Acrylpolymer ferner eine fünfte anhängende Kette umfasst ...

Fußmatte mit intelligenter Leuchtfunktion

Fußmatte mit intelligenter Leuchtfunktion (1), umfassend: - einen Fußmattenkörper (10), der Folgendes umfasst: - eine Leuchteinrichtung (101), die am Rand des Fußmattenkörpers (10) angeordnet ist, und - eine Steuereinheit (102), die in dem Fußmattenkörper (10) eingebaut ist und Folgendes umfasst: - einen Speicher (12), in dem eine Leuchtzustandsliste der Leuchteinrichtung (101) gespeichert ist, in welcher Leuchtzustandsliste wiederum mehrere Leuchtzustände und mehrere den mehreren Leuchtzuständen zugeordnete Codes gespeichert sind, - eine Steuerung (14), die mit der Leuchteinrichtung (101) und dem Speicher (12) verbunden ist und dazu dient, anhand der mehreren Codes den Leuchtzustand der Leuchteinrichtung (101) zu steuern, und - eine drahtlose Sende-/Empfangseinrichtung (16), die mit der Steuerung (14) verbunden ist und dazu dient, ein Funksteuersignal zu empfangen und es auf die Steuerung (14) zu übertragen, wobei die Steuerung (14) durch Analysieren des Funksteuersignals einen Code ermittelt ...

3D-SPEICHERARRAY-KONTAKTSTRUKTUREN

Eine Speicherarrayvorrichtung umfasst einen Stapel von Transistoren über einem Halbleitersubstrat, wobei ein erster Transistor des Stapels über einem zweiten Transistor des Stapels angeordnet ist. Der erste Transistor umfasst einen ersten Speicherfilm entlang einer ersten Wortleitung und eine erste Kanalregion entlang einer Sourceleitung und einer Bitleitung, wobei der erste Speicherfilm zwischen der ersten Kanalregion und der ersten Wortleitung angeordnet ist. Der zweite Transistor umfasst einen zweiten Speicherfilm entlang einer zweiten Wortleitung und eine zweite Kanalregion entlang der Sourceleitung und der Bitleitung, wobei der zweite Speicherfilm zwischen der zweiten Kanalregion und der zweiten Wortleitung angeordnet ist. Die Speicherarrayvorrichtung umfasst eine erste Durchkontaktierung, die elektrisch mit der ersten Wortleitung verbunden ist, und eine zweite Durchkontaktierung, die elektrisch mit der zweiten Wortleitung verbunden ist, wobei die zweite Treppendurchkontaktierung und ...

HALBLEITERSTRUKTUR MIT SPEICHERVORRICHTUNG UND VERFAHREN ZU DEREN HERSTELLUNG

Eine Halbleiterstruktur weist Folgendes auf: ein Substrat; eine Interconnect-Struktur, die über dem Substrat angeordnet ist; und eine erste Speicherzelle. Die erste Speicherzelle ist über dem Substrat angeordnet und ist in dielektrische Schichten der Interconnect-Struktur eingebettet. Die erste Speicherzelle weist einen ersten Transistor und eine erste Datenspeicherstruktur auf. Der erste Transistor ist auf einer ersten dielektrischen Basisschicht angeordnet und ist in eine erste dielektrische Schicht eingebettet. Die erste Datenspeicherstruktur ist in eine zweite dielektrische Schicht eingebettet und ist mit dem ersten Transistor elektrisch verbunden. Die erste Datenspeicherstruktur weist eine erste Elektrode, eine zweite Elektrode und eine Speicherschicht auf, die zwischen die erste Elektrode und die zweite Elektrode geschichtet ist.

Gasverbrennungsvorrichtung

Eine Gasverbrennungsvorrichtung umfasst ein Gehäuse (10) und einen Brenner (20), welcher in dem Gehäuse angeordnet ist und einen primären Verbrennungsbereich (21) und einen sekundären Verbrennungsbereich (22) umfasst. Die Gasverbrennungsvorrichtung umfasst weiterhin einen Auswerfer (30), sowie eine in dem Gehäuse angeordnete Luft-Zuführ-Vorrichtung (40). Ein Vorrat an Verbrennungsgas und ein Vorrat an Luft sind in dem Auswerfer angesammelt, wobei der Auswerfer eine Mischkammer (31) umfasst, welche Verbrennungsgas und Luft mischt, sowie eine Dochtvorrichtung (32), mit welchem die Mischung von Verbrennungsgas und Luft in dem primären Verbrennungsbereich injiziert wird. Die Luft-Zuführ-Vorrichtung (40) umfasst ein Gebläse (41) und ein Hüllrohr (42). Weiterhin umfasst eine hitzebeständige Schutzvorrichtung (50, 50a, 50b), in welcher der Brenner angeordnet ist, ein vorderes Ende mit einem Flammen-Begrenzungs-Abschnitt (52, 52a, 52b) und wenigstens eine Entlüftung (53, 53a, 53b), welche daran ...

Licht emittierendes Bauteil

Licht emittierendes Bauteil mit: – einem Substrat (10); – einem auf dem Substrat (10) hergestellten n-Nitrid-Halbleiterstapel (12); – einer auf dem n-Nitrid-Halbleiterstapel (12) hergestellten Licht emittierenden Nitridschicht (13); – einem auf der Licht emittierenden Nitridschicht (13) hergestellten p-Nitrid-Halbleiterstapel (14) mit einer Anzahl von Sechseckpyramiden-Vertiefungen (141), die sich von der Oberfläche des p-Nitrid-Halbleiterstapels (14), die von der Licht emittierenden Nitridschicht (13) abgewandt ist, nach unten erstrecken; und – einer ersten transparenten, leitenden Oxidschicht (15), die auf dem p-Nitrid-Halbleiterstapel (14) ausgebildet ist, wobei die Sechseckpyramiden-Vertiefungen (141) des p-Nitrid-Halbleiterstapels (14) mit der ersten transparenten, leitenden Oxidschicht (15) aufgefüllt sind, wobei der Brechungsindex der transparenten, leitenden Oxidschicht (15) zwischen dem Brechungsindex des p-Nitrid-Halbleiterstapels (14) und dem Brechungsindex eines Gehäusematerials ...

Kühlstruktur für den Körper eines Kristallzüchtungsofens

Kühlstruktur für den Körper eines Kristallzüchtungsofens, mit einem oberen Körper und einem unteren Körper, wobei der untere Körper unten am oberen Körper so befestigt ist, dass eine geschlossene Ofenkammer gebildet wird; wobei der obere Körper einen äußeren oberen Mantel und einen inneren oberen Mantel aufweist, wobei sowohl der äußere obere Mantel als auch der innere obere Mantel zylindrisch sind, wobei der äußere obere Mantel den inneren oberen Mantel umschließt, und wobei ein oberer Einschlussraum zwischen dem äußeren oberen Mantel und dem inneren oberen Mantel gebildet wird; dadurch gekennzeichnet, dass mindestens ein Wasserzufuhrrohr um den oberen Einschlussraum herum angeordnet ist, wobei mehrere Sprühöffnungen an dem mindestens einen Wasserzufuhrrohr vorgesehen sind; und mit einer Pumpe, die mit dem mindestens einen Wasserzufuhrrohr in Verbindung steht, wobei mithilfe der Pumpe Wasser aus einer externen Wasserquelle durch die Sprühöffnungen des mindestens einen Wasserzufuhrrohrs ...

Modifizierter Ton und Ton-Polymer-Komposit

Modifizierter Ton umfassend:einen geschichteten Ton mit einem eingefügten Modifizierer, wobei der Modifizierer eine konjugierte Doppelbindungsstruktur aufweist und in der Lage ist, freie Radikale zu produzieren, wenn er erhitzt wird, dadurch gekennzeichnet, dass der Modifizierer modifiziertes Cumfasst, wobei der Abstand zwischen den Schichten des modifizierten Tons größer als 13 Å ist.

Vorrichtung und Verfahren zum Prüfen einer integrierten Schaltung

Vorrichtung zum Prüfen einer integrierten Schaltung eines kommerziellen elektronischen Produkts, umfassend: a) eine Strom- bzw. Spannungsquelle; b) eine Schalteinrichtung; c) eine Prüfeinrichtung, die umfasst: eine Fassung (1320), die ausgelegt ist, um die integrierte Schaltung (137) aufzunehmen; eine Leiterplatine (1331), die im Wesentlichen identisch zu derjenigen des kommerziellen elektronischen Produkts ist und ausgelegt ist, um die integrierte Schaltung zu beinhalten; und eine Mehrzahl von Leitern (140), die zumindest einen elektrischen Kontakt der integrierten Schaltung mit zumindest einem elektrischen Kontakt der Leiterplatine leitend verbinden; dadurch gekennzeichnet, dass die Prüfeinrichtung außerdem einen leitenden Kasten (1310) umfasst, der eine Stufe aufweist, die einen oberen Abschnitt des leitenden Kastens bildet, wobei die ht ist und die Leiterplatine auf einer unteren Fläche der Stufe angebracht ist, wobei die Vorrichtung zum Prüfen der integrierten Schaltung außerdem eine ...

SPEICHERVORRICHTUNG UND VERFAHREN ZUM BILDEN DERSELBEN

Es werden eine Speichervorrichtung und ein Verfahren zum Bilden derselben bereitgestellt. Die Speichervorrichtung weist eine erste Schicht auf einem Substrat und eine zweite Schicht auf der ersten Schicht auf. Die erste Schicht weist einen ersten Schichtstapel; eine erste Gate-Elektrode, die den ersten Schichtstapel durchdringt; eine erste Kanalschicht zwischen dem ersten Schichtstapel und der ersten Gate-Elektrode; und eine erste ferroelektrische Schicht zwischen der ersten Kanalschicht und der ersten Gate-Elektrode auf. Die zweite Schicht weist einen zweiten Schichtstapel; eine zweite Gate-Elektrode, die den zweiten Schichtstapel durchdringt; eine zweite Kanalschicht zwischen dem zweiten Schichtstapel und der zweiten Gate-Elektrode; und eine zweite ferroelektrische Schicht zwischen der zweiten Kanalschicht und der zweiten Gate-Elektrode auf.

Rückkopplungssteuer- bzw. -regelsystem und Rückkopplungsverfahren zum Steuern bzw. Regeln des Leistungsverhältnisses von Auflicht

Rückkopplungsverfahren zum Steuern bzw. Regeln eines Polarisationsleistungsverhältnisses eines Auflichts (11), gekennzeichnet durch:Vorsehen einer Maske (18) mit einer gemusterten Metallschicht, wobei die Metallschicht Gitterlinien aufweist und die Gitterlinien einen Abstand (Λ) aufweisen, und wobei der Abstand (Λ) kleiner als die Wellenlänge des Auflichts (11) ist;Beleuchten der gemusterten Metallschicht mit Auflicht (11);Erfassen des reflektierten Lichts (11") von der gemusterten Metallschicht, um einen Parameter zu erhalten, der die Energie des reflektierten Lichts (11") im TM-Modus (transverse-magnetic) umfasst;Verarbeiten des Parameters, eines Reflexionsindex der Maske (18) in Bezug auf das Auflicht (11), der Energie des reflektierten Lichts (11") im TM-Modus und der gesamten Energie des Lichts, um ein berechnetes TE/TM Polarisationsleistungsverhältnis des Auflichts (11) zu erhalten; undAnpassen des Polarisationsleistungsverhältnisses des Auflichts (11) mit einem Polarisationskonverter ...

Dekorative Beschichtungsstruktur, Oberflächenbeschichtung eines Gehäuses und Verfahren zur Herstellung einer Oberflächenbeschichtung eines Gehäuses

Eine Oberflächenbeschichtung eines Gehäuses umfasst eine weiche Polymerschicht, eine dekorative Schicht und ein Kunststoffspritzsubstrat. Die weiche Polymerschicht umfasst eine dreidimensionale Oberflächentextur. Die dekorative Schicht ist auf einer Oberfläche der weichen Polymerschicht angeordnet, die gegenüberliegende zu der dreidimensionalen Oberflächentextur ist. Das Kunststoffspritzsubstrat ist an der dekorativen Schicht angeordnet, wobei die dekorative Schicht zwischen der weichen Polymerschicht und dem Kunststoffspritzsubstrat angeordnet ist, wobei das Kunststoffspritzsubstrat und die dekorative Schicht durch einen Kunststoffspritzprozess verbunden sind.

Verfahren und Vorrichtung zur Video-Kodierung, die eine Bild-Struktur mit einer gering-verzögerten hierarchischen B-Gruppe verwendet

Es werden ein Verfahren und eine Vorrichtung zum Kodieren einer Video-Sequenz, aufweisend eine Vielzahl von Bildern, offenbart. In Video-Kodier-Systemen wird die zeitliche Redundanz ausgenutzt mittels Verwendung einer bewegungs-kompensierten Prädiktion. Die Video-Sequenz wird oftmals in mehrere GOP (Group of Pictures) organisiert, wobei verschiedene Arten von GOP verwendet werden. In herkömmlichen Kodier-Systemen, werden oft IPPP und IBBP GOP-Strukturen verwendet. In H.264/AVC und der aufkommenden High-Efficiency-Video-Kodierung (HIVC) wurden hierarchische GOP-Strukturen eingeführt, einschließlich hierarchischer P GOP-Struktur und hierarchischer B GOP-Struktur, um eine zeitliche Skalierbarkeit zu ermöglichen. Darüber hinaus wurde eine schwach verzögerte IBBB GOP-Struktur für Anwendungen bzw. Applikationen mit geringer Verzögerung eingeführt. In der vorliegenden Erfindung wird eine geringfügig verzögerte hierarchische B GOP-Struktur offenbart. Diese neue Struktur verwendet geringfügig verzögerte ...

Tool i.e. socket spanner, for driving e.g. nut, has black colored layer provided outside marking and electroplated layer on region of surface so that colored layer includes intense contrast with electroplated layer and black colored layer

The tool i.e. socket spanner (10), has a stamped marking (15) designed in a region (11) of a surface of the tool, where the region receives a quadratic tongue of a handle of the tool. A colored layer (20) is provided in the stamped marking. An electroplated layer (30) is provided outside the stamped marking on another region (12) of the surface of the tool. A black colored layer (40) is provided outside the stamped marking and the electroplated layer on the latter region so that the colored layer includes an intense contrast with the electroplated layer and the black colored layer. An independent claim is also included for a method for marking a socket spanner.

Vergrabene Metallleiterbahn und Verfahren zu deren Herstellung

Ein integrierter Schaltkreis weist Folgendes auf: ein Halbleitersubstrat; einen Trennbereich, der über einem Bulk-Abschnitt des Halbleitersubstrats angeordnet ist und in das Halbleitersubstrat hinein reicht; eine vergrabene leitfähige Leiterbahn, die einen Teil in dem Trennbereich umfasst; und einen Transistor, der einen Source-/Drain-Bereich und eine Gate-Elektrode hat. Der Source-/Drain-Bereich oder die Gate-Elektrode ist mit der vergrabenen leitfähigen Leiterbahn verbunden.

Halbleitervorrichtung und Herstellungsverfahren

Halbleitervorrichtungen und Herstellungsverfahren werden bereitgestellt. In einigen Ausführungsformen umfasst das Verfahren ein Ausbilden einer dielektrischen Schicht über einem Substrat und Strukturieren der dielektrischen Schicht, um eine erste Aussparung auszubilden. Das Verfahren kann außerdem ein Abscheiden einer ersten Schicht in der ersten Aussparung und ein Abscheiden einer zweiten Schicht über der ersten Schicht, wobei die zweite Schicht von der ersten Schicht verschieden ist, umfassen. Das Verfahren kann außerdem ein Durchführen eines ersten chemisch-mechanischen Polierprozesses (CMP) an der zweiten Schicht unter Verwendung eines ersten Oxidationsmittels, und ein Durchführen eines zweiten CMP-Prozesses an verbleibenden Abschnitten der zweiten Schicht und der ersten Schicht unter Verwendung des ersten Oxidationsmittels umfassen. Das Verfahren kann außerdem ein Ausbilden eines ersten leitfähigen Elements über den verbleibenden Abschnitten der ersten Schicht, nachdem das zweite CMP-Polieren ...

Halbleitervorrichtung und -verfahren

In einer Ausführungsform enthält ein Verfahren: Verbinden einer Leuchtdiode mit einem Substrat; Einkapseln der Leuchtdiode mit einem lichtempfindlichen Einkapselungsmittel; Bilden einer ersten Öffnung durch das lichtempfindliche Einkapselungsmittel neben der Leuchtdiode; und Bilden einer leitfähigen Durchkontaktierung in der ersten Öffnung.

LED-Treiber und Ansteuerverfahren

Die vorliegende Erfindung schafft einen LED-Treiber und ein Ansteuerverfahren davon, wobei der LED-Treiber mindestens zwei Unter-LED-Treiber umfasst, die zwischen zwei Klemmen einer Wechselspannungsquelle in Reihe angeschlossen sind, wobei die mindestens zwei Unter-LED-Treiber dieselbe Anordnung aufweisen und jeder Unter-LED-Treiber umfasst: einen Schalterkreis mit einer ersten Bezugsmassenschnittstelle, eine Induktivität mit einem ersten Anschluss, verbunden mit der ersten Bezugsmasse; und eine ersten Kondensator mit einem ersten Anschluss, der mit dem zweiten Anschluss der Induktivität verbunden ist, und einem zweiten Anschluss, der mit einer zweiten Bezugsmasse verbunden ist; wobei eine Last mit mindestens einer anzusteuernden LED zwischen dem ersten Anschluss und dem zweiten Anschluss des ersten Kondensators verbunden wird; wobei ein Induktivitätswert der Induktivität so ausgelegt ist, dass jeder Unter-LED-Treiber in einem Offener-Regelkreis-Modus arbeitet. Der LED-Treiber und sein ...

PACKAGE FÜR INTEGRIERTE SCHALTUNGEN UND VERFAHREN

In einer Ausführungsform weist eine Vorrichtung auf: einen integrierten Schaltungs-Die; eine Verkapselung, die den integrierten Schaltungs-Die zumindest teilweise umgibt, wobei das Verkapselungsmaterial Füllstoffe mit einem mittleren Durchmesser aufweist; eine Durchkontaktierung, die sich durch die Verkapselung erstreckt, wobei die Durchkontaktierung einen unteren Abschnitt einer konstanten Breite und einen oberen Abschnitt einer stetig abnehmenden Breite aufweist, wobei eine Dicke des oberen Abschnitts größer als der mittlere Durchmesser der Füllstoffe ist; und eine Umverteilungsstruktur mit: einer dielektrischen Schicht auf der Durchkontaktierung, der Verkapselung und dem integrierten Schaltungs-Die; und einer Metallisierungsstruktur mit einem Durchkontaktierungsabschnitt, der sich durch die dielektrische Schicht erstreckt, und einem Leitungsabschnitt, der sich entlang der dielektrischen Schicht erstreckt, wobei die Metallisierungsstruktur elektrisch mit der Durchkontaktierung und dem ...

SCHUTZSTRUKTUREN FÜR GEBONDETE VERBUNDENE WAFER

Ein Verfahren umfasst das Bonden eines ersten Wafers mit einem zweiten Wafer. Der erste Wafer weist eine Mehrzahl dielektrischer Schichten, ein Metallrohr, das die Mehrzahl dielektrischer Schichten durchdringt, und einen vom Metallrohr umschlossenen dielektrischen Bereich auf. Der dielektrische Bereich weist eine Mehrzahl von aus Seitenwänden und oberen Flächen von Abschnitten der Mehrzahl dielektrischer Schichten, gebildeten Stufen auf, die von dem Metallrohr umschlossen sind. Das Verfahren umfasst ferner das Ätzen des ersten Wafers zum Entfernen des dielektrischen Bereichs und Freilegen einer vom Metallrohr umschlossenen Öffnung, das Erweitern der Öffnung in den zweiten Wafer zum Freilegen einer Metallanschlussfläche im zweiten Wafer und das Füllen der Öffnung mit einem leitfähigen Material zum Bilden eines leitfähigen Steckers in der Öffnung.

Device for supporting aiding person with first-aid and assistance measures to provide first-aid to person i.e. casualty, during accident in traffic, has mobile terminal with communication unit for requesting and/or receiving of body data

The device has a mobile terminal (2) with a wireless data communication unit (7) for requesting and/or receiving physiological body data e.g. blood pressure and pulse rate, transmitted directly and wirelessly by a sensor module if the mobile terminal is arranged in a transmission area of the sensor module. A processor processes the received physiological body data for creation of handling instructions for first-aid measures, which are determined based on the received physiological body data and outputs the instructions on a display (6). The mobile terminal is a mobile telephone, a portable computer, a laptop, a notebook and a tablet computer. The sensor module is designed a sensor transponder.

Interner Kugelumlauftrieb

Interner Kugelumlauftrieb umfassend: Eine Gewindespindel (11) mit einer ersten ein Gewinde darstellenden Laufrille (111) und einer imaginären Achse (112), eine auf der Gewindespindel (11) angeordnete Gewindemutter (12) mit einer zweiten ein Gewinde darstellenden Laufrille (121) und einem Aufnahmeraum (122), wobei die zweite mit einem Gewinde versehene Laufrille (121) zu der ersten ein Gewinde darstellenden Laufrille (111) passt und ihr entspricht, wobei der Aufnahmeraum (122) eine erste Seite (127) und eine zweite Seite (128) aufweist, wobei die zweite mit einem Gewinde versehene Laufrille (121) den Aufnahmeraum (122) derart kreuzt, dass ein erster Durchbruch (123) und ein dritter Durchbruch (125) an der ersten Seite (127) gebildet werden und ein zweiter Durchbruch (124) und ein vierter Durchbruch (126) an der zweiten Seite (128), ein an dem Aufnahmeraum (122) angeordnetes Umlaufelement (13), das eine erste Umlaufrille (131) und eine zweite Umlaufrille (132) aufweist, wobei die erste Umlaufrille ...

HALBLEITER-BAUELEMENT UND VERFAHREN ZU DESSEN HERSTELLUNG

Bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements wird eine Gate-Struktur über einer Kanalschicht und einer dielektrischen Trennschicht hergestellt. Eine erste Seitenwand-Abstandshalterschicht wird auf einer Seitenfläche der Gate-Struktur hergestellt. Eine Opferschicht wird so hergestellt, dass ein oberer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht frei von der Opferschicht ist und ein unterer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht in der ersten Opferschicht eingebettet ist. Zwischen dem unteren Teil der Gate-Struktur und der Opferschicht wird ein Zwischenraum durch Entfernen zumindest eines Teils der ersten Seitenwand-Abstandshalterschicht hergestellt. Nachdem die erste Seitenwand-Abstandshalterschicht entfernt worden ist, wird ein Luftspalt zwischen dem unteren Teil der Gate-Struktur und der Opferschicht durch Herstellen einer zweiten Seitenwand-Abstandshalterschicht über der Gate-Struktur hergestellt.

VORRICHTUNG ZUR BEHANDLUNG VON SUBSTRATEN ODER WAFEREN

Eine Vakuumvorrichtung umfasst Prozesskammern und eine Überführungskammer, die mit den Prozesskammern verbunden ist. Die Überführungskammer weist eine oder mehrere Vakuumöffnungen, durch die ein Gas innerhalb der Überführungskammer ausgestoßen wird, und Entlüftungsöffnungen auf, aus denen ein Entlüftungsgas zugeführt wird. Die eine oder die mehreren Vakuumöffnungen und die Entlüftungsöffnungen sind so angeordnet, dass Luftströme von wenigstens einer der Entlüftungsöffnungen zu der einen oder den mehreren Vakuumöffnungen in Bezug auf eine Mittellinie der Überführungskammer liniensymmetrisch sind.

Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung

Eine Halbleiterstruktur weist Folgendes auf: einen Die, der in ein Formmaterial eingebettet ist, wobei der Die auf einer ersten Seite Die-Verbindungselemente hat; eine erste Umverteilungsstruktur auf der ersten Seite des Dies, wobei die erste Umverteilungsstruktur über die Die-Verbindungselemente elektrisch mit dem Die verbunden ist; eine zweite Umverteilungsstruktur auf einer zweiten Seite des Dies, die der ersten Seite entgegengesetzt ist; und ein thermisch leitfähiges Material in der zweiten Umverteilungsstruktur, wobei der Die zwischen das thermisch leitfähige Material und die erste Umverteilungsstruktur geschichtet ist und das thermisch leitfähige Material durch die zweite Umverteilungsstruktur verläuft und elektrisch isoliert ist.

HOCHSPANNUNGS-METALL-OXID-HALBLEITERVORRICHTUNG (HVMOS-VORRICHTUNG) INTEGRIERT MIT EINER HOCHSPANNUNGS-ÜBERGANGSABSCHLUSSVORRICHTUNG (HVJT- VORRICHTUNG)

Verschiedene Ausführungsformen der vorliegenden Anmeldung betreffen eine integrierte Schaltung (IC), bei der eine Hochspannungs-Metalloxid-Halbleiter- (HVMOS) - Vorrichtung mit einer Hochspannungs-Übergangsabschluss- (HVJT) -Vorrichtung integriert ist. In einigen Ausführungsformen befinden sich eine erste Driftwanne und eine zweite Driftwanne in einem Substrat. Die erste und die zweite Driftwanne grenzen in einer ringförmigen Struktur aneinander an und weisen einen ersten Dotierungstyp auf. Eine periphere Wanne befindet sich in dem Substrat und weist einen zweiten Dotierungstyp auf, der dem ersten Dotierungstyp entgegengesetzt ist. Die periphere Wanne umgibt und trennt die erste und die zweite Driftwanne. Eine Bulk-Wanne befindet sich in dem Substrat und weist den zweiten Dotierungstyp auf. Ferner liegt die Bulk-Wanne über der ersten Driftwanne und ist durch die erste Driftwanne von der peripheren Wanne getrennt. Eine Gateelektrode liegt über einem Übergang zwischen der ersten Driftwanne ...

Kontaktstruktur und Verfahren zur Bildung

Kontaktstrukturen und Verfahren zur Bildung von Kontaktstrukturen werden durch diese Offenbarung vorgeschlagen. Eine Struktur schließt eine dielektrische Lage über einem Substrat, eine Adhäsionslage, ein Silizid, eine Barrierelage und ein leitfähiges Material ein. Die dielektrische Lage weist eine Öffnung zu einer Oberfläche des Substrats auf. Die Adhäsionslage liegt entlang von Seitenwänden der Öffnung vor. Das Silizid liegt auf der Oberfläche des Substrats vor. Die Barrierelage ist auf der Adhäsionslage und dem Silizid, und die Barrierelage grenzt direkt an das Silizid an. Das leitfähige Material liegt auf der Barrierelage in der Öffnung vor.

Verfahren zur Verwendung mit einem Fahrzeugbatteriestapel, der eine Vielzahl von Batteriezellen aufweist

Verfahren (300) zur Verwendung mit einem Fahrzeugbatteriestapel (60), der eine Vielzahl von Batteriezellen (70) aufweist, welches die Schritte umfasst, dass: (a) ein Ladezustand für den Fahrzeugbatteriestapel (SOCPack) bestimmt wird, wobei der Ladezustand für den Fahrzeugbatteriestapel (SOCPack) einem eingeschalteten Zustand des Fahrzeugs entspricht und allgemein keine durch Spannungseffekte aufgrund einer Diffusionsspannung (Vdiff), oder einer Hysteresespannung (Vhyst) oder von beiden verursachte Fehler enthält; (b) eine Anschlussspannung für den Fahrzeugbatteriestapel (VPack) und/oder für die Vielzahl von Batteriezellen (VCell) bestimmt wird, wobei die Anschlussspannung für den Fahrzeugbatteriestapel (VPack) und/oder für die Vielzahl von Batteriezellen (VCell) einem ausgeschalteten Zustand des Fahrzeugs entspricht und allgemein durch Spannungseffekte aufgrund der Diffusionsspannung (Vdiff) oder der Hysteresespannung (Vhyst) oder von beiden verursachte Fehler enthält; (c) der Ladezustand ...

Host-Vorrichtung, Mobilstation, Versorgungsbasisstation, Zielbasisstation und Kommunikationsverfahren für diese zum Verwenden in einem Funknetzwerk

Kommunikationsverfahren zum Verwenden in einer Host-Vorrichtung (21), wobei die Host-Vorrichtung (21) Bestandteil eines Funknetzwerk (3) gemäß dem IEEE 802.16e Standard ist, wobei das Funknetzwerk (3) ferner mindestens eine Mobilstation (35, 37, 39), eine Versorgungsbasisstation (31) und eine Zielbasisstation (33) aufweist, wobei die mindestens eine Mobilstation (35, 37, 39) und die Host-Vorrichtung (21) eine Übergabegruppe bilden und die mindestens eine Mobilstation (35, 37, 39) sowie die Host-Vorrichtung (21) jeweils mittels der Versorgungsbasisstation (31) kommunizieren, wobei das Kommunikationsverfahren die Schritte aufweist: Verbinden der mindestens einen Mobilstation (35, 37, 39) und der Host-Vorrichtung (21) mit einer Multicast-Gruppe des Funknetzwerks (3) mittels eines Multicast-Gruppenverbindungsvorgangs (42), nachdem die mindestens eine Mobilstation die Übergabegruppe gebildet hat; Empfangen von Information bezüglich der Zielbasisstation von der Versorgungsbasisstation (S808); ...

Druckschalter

Ein Druckschalter (2, 3, 4, 5, 6) beinhaltet ein Gehäuse (20, 30, 31, 40, 41, 50, 51, 60, 61), eine Tastenkappe (22, 32, 42, 52, 62) und eine Aufhängung (24, 34, 44, 54, 64), welche drehbar zwischen der Tastenkappe (22, 32, 42, 52, 62) und dem Gehäuse (20, 30, 40, 50, 60) angeordnet ist. Das Gehäuse (30, 41, 51, 61) oder die Tastenkappe (22) hat einen ersten magnetischen Abschnitt (26, 36, 410, 56, 66) und die Aufhängung (24, 34, 44, 54, 64) hat einen zweiten magnetischen Abschnitt (244, 344, 46, 544, 644), der mit dem ersten magnetischen Abschnitt (26, 36, 410, 56, 66) korrespondiert. Wenn die Tastenkappe (22, 32, 42, 52, 62) nicht gedrückt ist, hält eine magnetische Anziehungskraft zwischen dem ersten magnetischen Bereich (26, 36, 410, 56, 66) und dem zweiten magnetischen Bereich (244, 344, 46, 544, 644) die Tastenkappe (22, 32, 42, 52, 62) in einer nicht-gedrückten Position. Wenn die Tastenkappe (22, 32, 42, 52, 62) durch eine externe Kraft gedrückt wird, so dass der zweite magnetische ...

VERFAHREN ZUR IDENTIFIZIERUNG EINER QUELLE LUFTGETRAGENER MOLEKULARER KONTAMINATION

Die vorliegende Offenbarung gibt ein Verfahren an, um eine Leckquelle von luftgetragener molekularer Kontamination (AMC) in einer Fertigungsanlage zu identifizieren. Das Verfahren umfasst das Anordnen eines Sensors in der Fertigungsanlage, das Ausführen einer vorwärts gerichteten numerisehen Strömungsmechanik-(CFD)-Simulation eines Luftstroms in der Fertigungsanlage, das Bestimmen einer inversen Modellierung der vorwärts gerichteten CFD-Simulation des Luftstroms in der Fertigungsanlage, das Aufbauen einer Datenbank einer Wahrscheinlichkeitsverteilungs-Matrix der räumlichen Reaktion des Sensors mittels AMC-Messdaten in der Fertigungsanlage und das Identifizieren der AMC-Leckquelle mittels der Datenbank der Wahrscheinlichkeitsverteilungs-Matrix der räumlichen Reaktion des Sensors.

Doppelschicht-Gate-Dielektrikum mit geringer äquivalenter Oxiddicke für Graphen-Bauelemente

Auf einer Oberseite einer Graphenschicht wird eine Siliciumnitridschicht bereitgestellt, und dann wird auf einer Oberseite der Siliciumnitridschicht eine Hafniumdioxidschicht bereitgestellt. Die Siliciumnitridschicht wirkt als ein Benetzungsmittel für die Hafniumdioxidschicht und verhindert dadurch die Bildung von diskontinuierlichen Hafniumdioxidsäulen über der Graphenschicht. Die Siliciumnitridschicht und die Hafniumdioxidschicht, die zusammen ein Doppelschicht-Gate-Dielektrikum mit geringer äquivalenter Oxiddicke (EOT) bilden, weisen über der Graphenschicht eine kontinuierliche Morphologie auf.

Gemeinsames Tiefenschätzen und semantisches Bezeichnen eines einzelnen Bildes

Es werden Techniken zum gemeinsamen Tiefenschätzen und semantisches Bezeichnen beschrieben, die verwendet werden können, um ein einzelnes Bild zu verarbeiten. In einer oder in mehreren Implementierungen werden globale semantische und Tiefenlayouts einer Szene des Bildes mittels maschinellem Lernen durch die eine oder die mehreren Rechnervorrichtungen geschätzt. Es werden ebenfalls lokale semantische und Tiefenlayouts für einzelne einer Vielzahl von Segmenten der Szene des Bildes mittels maschinellem Lernen durch die eine oder die mehreren Rechnervorrichtungen geschätzt. Die geschätzten globalen semantischen und Tiefenlayouts werden dann mit den lokalen semantischen und Tiefenlayouts zusammengeführt durch die eine oder die mehreren Rechnervorrichtungen, um einzelne Pixel in dem Bild semantisch zu bezeichnen und diesen einen Tiefenwert zuzuweisen.

Empfangseinrichtung für eine optische Detektionsvorrichtung, Detektionsvorrichtung und Fahrerassistenzsystem

Es werden eine Empfangseinrichtung für eine optische Detektionsvorrichtung zum Empfangen von an einem Objekt (18) reflektierten optischen Empfangssignalen insbesondere einer Sendeeinrichtung der Detektionsvorrichtung, eine Detektionsvorrichtung und ein Fahrerassistenzsystem beschrieben. Die Empfangseinrichtung umfasst wenigstens einen optischen Sensor (36), welcher wenigstens eine Detektionsfläche (38) mit wenigstens einer entlang einer ersten Ausdehnungsrichtung (46) der wenigstens einen Detektionsfläche (38) verlaufenden Reihe (44) mit einer Mehrzahl von optischen Detektionsbereichen (40, 42) aufweist. Wenigstens zwei der Detektionsbereiche (40, 42) können zur Ortsauflösung eines Empfangssignals getrennt voneinander ausgewertet werden. Die jeweiligen Ausdehnungen von wenigstens zwei Detektionsbereichen (40, 42) sind zumindest entlang der ersten Ausdehnungsrichtung (46) betrachtet unterschiedlich.

VORRICHTUNG ZUM ERFASSEN DES KURBEL-TRETDREHMOMENTS FÜR ELEKTROFAHRRAD

Eine Vorrichtung zur Erfassung des Tretdrehmoments beinhaltet ein voreingestelltes Tretdrehmoment und einen Motor. Das Drehmoment vom voreingestellten Tretdrehmoment und das Drehmoment vom Motor sind jeweils mit einem Hohlrohr verbunden, das über eine erste Einweg-Übertragungsvorrichtung und eine zweite Einweg-Übertragungsvorrichtung an der Achse angebaut ist. Die beiden jeweiligen Kräfte werden durch das Hohlrohr auf ein Kettenrad übertragen. Eine Drehmoment-Erfassungseinheit ist mit dem Hohlrohr verbunden und zwischen der ersten und der zweiten Einweg-Übertragungsvorrichtung angeordnet. Die Leistung vom Motor und die Tretdrehmomente von den beiden Enden der Achse beeinflussen sich gegenseitig nicht. Wenn die Vorrichtung zur Erfassung des Drehmoments ein Drehmoment erfasst, das höher ist als ein voreingestelltes Tretdrehmoment, wird der Motor aktiviert, um Leistung zur Verfügung zu stellen, und das erfasste Drehmoment wird auf das voreingestellte Drehmoment reduziert.

Adaptives digitales Vorverzerrungssystem

Ein adaptives digitales Vorverzerrungssystem, welches ein Abstrahlmodul und ein Empfangsmodul umfasst. Das Abstrahlmodul dient zum Empfangen eines ersten Signals und weist die folgenden Elemente auf: einen Modulator, ein Vorverzerrungsmodul und einen Abstrahlschaltkreis. Das Vorverzerrungsmodul ist mit dem Modulator gekoppelt, funktioniert bei der Vorverzerrung auf Basis des ersten Modulationssignals und erzeugt ein erstes Vorverzerrungssignal. Der Abstrahlsehaltkreis dient zum Erzeugen eines ersten Abstrahlsignals auf Basis des ersten Vorverzerrungssignals. Das Empfangsmodul dient zum Empfangen des ersten Abstrahlsignals und weist die folgenden Elemente auf: eine Empfangsschaltung, einen Demodulator und ein Schätzmodul. Das Schätzmodul erzeugt die Vorverzerrungsparameter auf Basis der Abweichung des Modulationsvektors zwischen dem ersten Signal und dem zweiten Demodulationssignal. Darüber hinaus werden die Vorverzerrungsparameter vom Schätzmodul an das Vorverzerrungsmodul gesendet. Dabei ...

BSI-Bildsensor-Chips mit integrierten Farbfiltern und Verfahren zu deren Herstellung

Einrichtung mit einem Halbleitersubstrat (26), das eine Frontseite und eine Rückseite aufweist; einer Vielzahl von Bildsensoren (24), die auf der Frontseite (26A) des Halbleitersubstrats (26) angeordnet sind; einer Vielzahl von transparenten Farbfiltern (46) auf der Rückseite (26B) des Halbleitersubstrates (26); und einer Vielzahl von Metallringen (49), die jeweils einen aus der Vielzahl der transparenten Farbfilter (46) einkreisen, wobei die Vielzahl der Metallringe (49) mit Abstand zueinander angeordnet und/oder miteinander verbunden sind, um ein Metallgitter zu bilden, und wobei die Einrichtung ferner eine Vielzahl von farbigen Farbfiltern (50) aufweist, die in den Räumen zwischen den Metallringen (49) angeordnet sind, wobei die Metallringe (49) transparente Farbfilter (46) von farbigen Farbfiltern (50) trennen und farbige Farbfilter (50) einander berühren können.

Leuchtvorrichtung

Die Erfindung betrifft eine Leuchtvorrichtung, die umfasst: mindestens einen blauen Chip (11), mindestens einen roten Chip (12), und eine Lumineszenzschicht (13), die durch ein Gemisch von einem gelben Lumineszenzpulver, einem roten Lumineszenzpulver und einer transparenten Masse gebildet ist und einen Teil des Lichtes und erzeugt ein Licht absorbiert, dessen Wellenlänge gleich oder anders als die des absorbierten Lichts, wodurch die Beleuchtungsstärke und der Farbwiedergabeindex des Weißlichts erhöht wird.

Photovoltaikvorrichtung

Die Erfindung betrifft eine Photovoltaikvorrichtung, die ein Substrat, eine erste Elektrode, eine zweite Elektrode sowie eine aktive Schicht zwischen der ersten Elektrode und der zweiten Elektrode umfasst. Die aktive Schicht umfasst einen Polyarylaminbiscarbonatester der Formel (I):wobei Ar1, Ar2, Ar3, Ar4, Z, R, m, y und n die zuvor beschriebenen Bedeutungen haben. Die Photovoltaikvorrichtung kann unter Umgebungsbedingungen hergestellt werden und kann sehr einfach hergestellt werden.

Rollsteuerungsvorrichtung für einen Fahrzeugrollo

Eine Rollsteuerungsvorrichtung (6) für einen Fahrzeugrollo, beinhaltend:eine unidirektionale Übertragungsvorrichtung (7), beinhaltendeinen Getriebesockel (10) miteinem Verbindungssegment (11);einem Antriebssegment (12), gebildet an einer Seite des Verbindungssegments (11) und Folgendes aufweisend:mehrere Aufnahmeaussparungen (15), die an einem Rand des Antriebssegments (12) gebildet und in gleichen Intervallen um eine Mitte des Getriebesockels (10) angeordnet sind; undmehrere Beschränkungssegmente (18), die jeweils zwischen den Aufnahmeaussparungen (15) definiert sind, und wobei jedes Beschränkungssegment (18) einen gebogenen Flansch (181) aufweist, der an einem Ende des Beschränkungssegments (18) gebildet ist und sich neben einem entsprechenden derAufnahmeaussparungen (15) befindet;mehrere Planetenzahnräder (20), die jeweils drehbar und verschiebbar in den Aufnahmeaussparungen (15) montiert sind und jeweils selektiv von den gebogenen Flanschen (181) beschränkt werden, um sich mit dem Getriebesockel ...

Halbleitervorrichtung und Verfahren für deren Herstellung

Eine Halbleitervorrichtung umfasst eine erste III-V-Verbindungsschicht auf einem Substrat, eine zweite III-V-Verbindungsschicht auf der ersten III-V-Verbindungsschicht, wobei sich ein Material der ersten III-V-Verbindungsschicht von dem der zweiten III-V-Verbindungsschicht unterscheidet, einen Gatemetallstapel, der auf der zweiten III-V-Verbindungsschicht angeordnet ist, einen Sourcekontakt und einen Drainkontakt, die an gegenüberliegenden Seiten des Gatemetallstapels angeordnet sind, eine Gatefeldplatte, die zwischen dem Gatemetallstapel und dem Drainkontakt angeordnet ist, eine Antireflexionsbeschichtungs-(ARC)-Schicht, die auf dem Sourcekontakt und dem Drainkontakt gebildet ist, und eine Ätzstoppschicht, die auf der ARC-Schicht gebildet ist.

Alignment Mark and Method of Formation

In accordance with an embodiment, a structure comprises a substrate having a first area and a second area; a through substrate via (TSV) in the substrate penetrating the first area of the substrate; an isolation layer over the second area of the substrate, the isolation layer having a recess; and a conductive material in the recess of the isolation layer, the isolation layer being disposed between the conductive material and the substrate in the recess. 1. A structure comprising:a substrate having a first area and a second area;a through substrate via (TSV) in the substrate penetrating the first area of the substrate;an isolation layer over the second area of the substrate, the isolation layer having a recess; anda conductive material in the recess of the isolation layer, the isolation layer being disposed between the conductive material and the substrate in the recess.2. The structure of claim 1 , wherein the recess extends into substrate.3. The structure of claim 1 , wherein the recess does not extend into the substrate.4. The structure of claim 1 , wherein the isolation layer comprises a first sublayer and a second sublayer over the first sublayer claim 1 , the first sublayer having a different composition from the second sublayer.5. The structure of claim 4 , wherein the recess extends only through the second sublayer.6. The structure of claim 4 , wherein the first sublayer comprises silicon nitride.7. The structure of claim 1 , wherein the TSV extends to protrude from the substrate.8. A structure having an alignment mark claim 1 , the structure comprising:a substrate comprising a through substrate via (TSV), the TSV extending from a front surface of the substrate to a back surface of the substrate;an isolation layer over the back surface of the substrate, the isolation layer having a cavity; anda conductor positioned in the cavity, the isolation layer being disposed between the conductor and the substrate in the cavity.9. The structure of claim 8 , wherein the ...

Controlling Defects in Thin Wafer Handling

A method includes bonding a wafer on a carrier through an adhesive, and performing a thinning process on the wafer. After the step of performing the thinning process, a portion of the adhesive not covered by the wafer is removed, while the portion of the adhesive covered by the wafer is not removed. 1. A method comprising:bonding a wafer on a carrier through an adhesive;performing a thinning process on the wafer; andafter the step of performing the thinning process, removing a portion of the adhesive not covered by the wafer, wherein a portion of the adhesive covered by the wafer is not removed.2. The method of claim 1 , wherein the step of removing the portion of the adhesive comprising spraying a chemical to the portion of the adhesive not covered by the wafer claim 1 , and wherein the chemical is configured to dissolve the adhesive.3. The method of further comprising claim 2 , at a time the step of spraying the chemical is performed claim 2 , simultaneously rotating the wafer claim 2 , wherein a nozzle for spraying the chemical is at a fixed position.4. The method of claim 2 , wherein the chemical is selected from the group consisting essentially of a solvent claim 2 , alcohol claim 2 , a thinner claim 2 , and combinations thereof.5. The method of further comprising claim 1 , after the step of removing the portion of the adhesive claim 1 , performing a process step to the wafer claim 1 , with plasma used in the process step claim 1 , wherein the wafer is bonded to the carrier through the adhesive during the process step claim 1 , and wherein the process step is selected from the group consisting essentially of a deposition and a dry etch.6. The method of claim 1 , wherein at a time the step of removing the portion of the adhesive is started claim 1 , the adhesive comprises a surface level with a surface of the wafer claim 1 , and wherein after the step of removing the portion of the adhesive claim 1 , the surface of the adhesive is at least reduced in size.7. The ...

SUBSTRATE BONDING SYSTEM AND METHOD OF MODIFYING THE SAME

The embodiments described provide apparatus and methods for bonding wafers to carriers with the surface contours of plates facing the substrates or carriers are modified either by re-shaping, by using height adjusters, by adding shim(s), or by zoned temperature control. The modified surface contours of such plates compensate the effects that may cause the non-planarity of bonded substrates. 1. A substrate bonding system , comprising: an upper body with upper heating elements; and', 'an upper plate; and, 'an upper assembly, wherein the upper assembly includes'} a lower plate facing the upper plate, wherein the lower plate support a substrate during a bonding process;', 'a lower body with lower heating elements; and', 'a support structure for the lower body, wherein at least one shim is placed between support structure and a lower plate to improve planarity of a surface of the substrate after the substrate is bonded to a carrier., 'a lower assembly, wherein the lower assembly includes'}2. The substrate bonding system of claim 1 , wherein the shim is place at the center region below the substrate.3. The substrate bonding system of claim 1 , wherein a thickness of a thickest region of the shim is between about 10 μm to about 20 μm.4. The substrate bonding system of claim 1 , wherein the shim has a diameter between about 10 mm to about 25 mm.5. A substrate bonding system claim 1 , comprising: an upper body with upper heating elements; and', 'an upper plate; and, 'an upper assembly, wherein the upper assembly includes'} a lower plate facing the upper plate, wherein a substrate to be bonded is placed on the lower plate during the bonding process;', 'a lower body with lower heating elements;', 'a support structure for the lower body; and', 'a plurality of height adjusters under the support structure, wherein the heights of the plurality adjusters can be adjusted to improve planarity of a surface of the substrate after the substrate is bonded to a carrier., 'a lower assembly ...

Semiconductor Device Cover Mark

A system and method for determining underfill expansion is provided. An embodiment comprises forming cover marks along a top surface of a substrate, attaching a semiconductor substrate to the top surface of the substrate, placing an underfill material between the semiconductor substrate and the substrate, and then using the cover marks to determine the expansion of the underfill over the top surface of the substrate. Additionally, cover marks may also be formed along a top surface of the semiconductor substrate, and the cover marks on both the substrate and the semiconductor substrate may be used together as alignment marks during the alignment of the substrate and the semiconductor substrate. 1. A device comprising:a substrate having a first surface, the substrate comprising a region of attachment, the region of attachment having one or more contact pads; andone or more cover marks along the first surface, the one or more cover marks comprising an indication of distance away from the region of attachment.2. The semiconductor device of claim 1 , further comprising:a semiconductor substrate comprising one or more contact bumps, the contact bumps in contact with the contact pads; andan underfill material between the semiconductor substrate and the substrate, the underfill material extending over at least a portion of the one or more cover marks.3. The semiconductor device of claim 2 , further comprising one or more semiconductor substrate cover marks located on the semiconductor substrate claim 2 , the one or more semiconductor substrate cover marks being aligned with respective ones of the one or more cover marks.4. The semiconductor device of claim 1 , wherein the one or more cover marks further comprise:a straight line extending perpendicularly away from a side of the region of attachment; andhash marks extending away from the straight line parallel with the side of the region of attachment.5. The semiconductor device of claim 1 , wherein the one or more cover ...

Embedded Wafer-Level Bonding Approaches

A method includes providing a carrier with an adhesive layer disposed thereon; and providing a die including a first surface, a second surface opposite the first surface. The die further includes a plurality of bond pads adjacent the second surface; and a dielectric layer over the plurality of bond pads. The method further includes placing the die on the adhesive layer with the first surface facing toward the adhesive layer and dielectric layer facing away from the adhesive layer; forming a molding compound to cover the die, wherein the molding compound surrounds the die; removing a portion of the molding compound directly over the die to expose the dielectric layer; and forming a redistribution line above the molding compound and electrically coupled to one of the plurality of bond pads through the dielectric layer. 1. A method comprising:providing a carrier with an adhesive layer disposed thereon;providing a die comprising a substrate, a plurality of bond pads over the substrate, and a dielectric layer over the plurality of bond pads;placing the die on the adhesive layer;forming a molding compound to cover the die, wherein the molding compound surrounds the die;removing a portion of the molding compound directly over the die to expose the dielectric layer; andforming a redistribution line above the dielectric layer and electrically coupled to at least one of the plurality of bond pads.2. The method of claim 1 , wherein before the step of placing the die on the adhesive layer claim 1 , the die further comprises metal pillars formed in the dielectric layer and electrically coupled to the plurality of bond pads.3. The method of claim 2 , wherein during the step of forming the redistribution line claim 2 , the metal pillars are used as alignment marks.4. The method of further comprising claim 1 , after the step of removing the portion of the molding compound claim 1 , forming metal pillars penetrating through the dielectric layer and electrically coupled to the ...

Semiconductor Molding Chamber

A system and method for a semiconductor molding chamber is disclosed. An embodiment comprises a top molding portion and a bottom molding portion that form a cavity between them into which a semiconductor wafer is placed. The semiconductor molding chamber has a first set of vacuum tubes which hold and fix the position of the semiconductor wafer and a second set of vacuum tubes which evacuate the cavity of extraneous ambient gasses. The encapsulant may then be placed over the semiconductor wafer in order to encapsulate the semiconductor wafer. 1. A system for encapsulating a semiconductor device comprising:a molding chamber comprising a first variable pressure region, a second variable pressure region, and a semiconductor wafer receiving region located between the first variable pressure region and the second variable pressure region;at least one first vacuum hole extending through the molding chamber, the at least one first vacuum hole opening to the first variable pressure region; andat least one second vacuum hole extending through the molding chamber and located opposite the semiconductor wafer receiving region from the second variable pressure region and operably connected to the second variable pressure region.2. The system of claim 1 , wherein the molding chamber further comprises:a top molding portion with a first cavity; anda bottom molding portion with a second cavity, the bottom molding portion being separable from the top molding portion, the first cavity being aligned with the second cavity to form the molding chamber.3. The system of claim 2 , further comprising a release material located along sidewalls of the second cavity.4. The system of claim 3 , wherein the release material comprises gold claim 3 , Cr—N or Teflon.5. The system of claim 2 , wherein the at least one first vacuum hole and the at least one second vacuum hole both extend through the bottom molding portion.6. The system of claim 5 , further comprising a vacuum separator located on the ...

Composite Carrier Structure

A composite carrier structure for manufacturing semiconductor devices is provided. The composite carrier structure utilizes multiple carrier substrates, e.g., glass or silicon substrates, coupled together by interposed adhesive layers. The composite carrier structure may be attached to a wafer or a die for, e.g., backside processing, such as thinning processes. In an embodiment, the composite carrier structure comprises a first carrier substrate having through-substrate vias formed therethrough. The first substrate is attached to a second substrate using an adhesive such that the adhesive may extend into the through-substrate vias. 1. A carrier structure comprising:a first carrier substrate; anda second carrier substrate attached to the first carrier substrate.2. The carrier structure of claim 1 , wherein the first carrier substrate has a recess formed therein claim 1 , wherein the second carrier substrate is placed over the recess.3. The carrier structure of claim 1 , wherein at least one of the first carrier substrate and the second carrier substrate comprises through-substrate vias.4. The carrier structure of claim 1 , wherein at least one of the first carrier substrate and the second carrier substrate comprises a glass substrate.5. The carrier structure of claim 1 , wherein at least one of the first carrier substrate and the second carrier substrate comprises a silicon wafer.6. A carrier structure comprising:a plurality of carrier substrates; andat least one adhesive layer interposed between adjacent ones of the plurality of carrier substrates.7. The carrier structure of claim 6 , wherein the plurality of carrier substrates comprises a first carrier substrate claim 6 , the first carrier substrate having a recess formed therein.8. The carrier structure of claim 7 , wherein the recess is filled with an adhesive.9. The carrier structure of claim 7 , wherein the recess has a depth from about 20 μm to about 300 μm.10. The carrier structure of claim 6 , wherein at ...

Alignment Marks in Substrate Having Through-Substrate Via (TSV)

A device includes a substrate, and an alignment mark including a conductive through-substrate via (TSV) penetrating through the substrate. 1. A device comprising:a substrate; anda first alignment mark comprising a first conductive through-substrate via (TSV) penetrating through the substrate.2. The device of claim 1 , wherein the first alignment mark comprises a plurality of first conductive TSVs penetrating through the substrate.3. The device of claim 2 , wherein the plurality of first conductive TSVs are arranged in a rectangular region.4. The device of claim 2 , wherein the plurality of first conductive TSVs are aligned into two lines crossing each other.5. The device of claim 1 , further comprising a conductive feature over a backside of the substrate claim 1 , wherein the conductive feature is not electrically coupled to the first conductive TSV.6. The device of claim 1 , wherein the first conductive TSV is electrically floating.7. The device of claim 1 , further comprising a dielectric layer on a backside of the substrate claim 1 , and wherein the first conductive TSV penetrates through the dielectric layer.8. The device of claim 1 , wherein the substrate is a semiconductor substrate claim 1 , and wherein no active device is formed at opposite surfaces of the semiconductor substrate.9. The device of claim 1 , wherein the substrate is a semiconductor substrate claim 1 , and wherein an active device is formed on a front side of the semiconductor substrate.10. The device of claim 1 , further comprising a second alignment mark on a front side of the substrate claim 1 , wherein the second alignment mark includes a metal layer.11. The device of claim 1 , further comprising a second conductive TSV penetrating through the substrate and not electrically floating.12. The device of claim 11 , wherein the first conductive TSV and the second conductive TSV have substantially a same diameter.13. The device of claim 11 , wherein the first conductive TSV and the second ...

Approach for Bonding Dies onto Interposers

A method includes providing an interposer wafer including a substrate, and a plurality of through-substrate vias (TSVs) extending from a front surface of the substrate into the substrate. A plurality of dies is bonded onto a front surface of the interposer wafer. After the step of bonding the plurality of dies, a grinding is performed on a backside of the substrate to expose the plurality of TSVs. A plurality of metal bumps is formed on a backside of the interposer wafer and electrically coupled to the plurality of TSVs. 1. A method comprising: a substrate; and', 'a plurality of through-substrate vias (TSVs) extending from a front surface of the substrate into the substrate;, 'bonding a plurality of dies onto a front surface of an interposer wafer, wherein the interposer wafer comprisesafter the step of bonding the plurality of dies, filling a molding compound into gaps between the plurality of dies;grinding the molding compound and a top surface of the plurality of dies;after the step of grinding on the molding compound, performing a grinding on a backside of the substrate to expose the plurality of TSVs; andforming a plurality of metal bumps on a backside of the interposer wafer and electrically coupled to the plurality of TSVs.2. The method of further comprising bonding a carrier over the plurality of dies before grinding the backside of the substrate.3. The method of further comprising:after the step of performing the grinding on the molding compound, applying an adhesive to top surfaces of the plurality of dies; andmounting a carrier over the top surfaces of the plurality of dies through the adhesive.4. The method of further comprising mounting a carrier over the plurality of dies and the molding compound through an adhesive before performing the grinding on the backside of the substrate.5. The method of further comprising:after the step of bonding the plurality of dies, filling an adhesive into gaps between the plurality of dies; andmounting a carrier over top ...

Topical Compositions Comprising Fermented Extracts of Traditional Chinese Medicinal (TCM) Ingredients, and Methods of Making and Using Same

The present invention relates to topical compositions containing fermented extracts of Traditional Chinese Medicinal (TCM) ingredients for improving the appearance and skin condition of the user. The topical compositions of the present invention are tailored for different users of different skin compositions according to TCM principles. The fermented TCM extracts are characterized by reduced odor and/or color in comparison with unfermented TCM extracts and are therefore more suitable for use in cosmetic products.

Packaging Structures and Methods

A package component is free from active devices therein. The package component includes a substrate, a through-via in the substrate, a top dielectric layer over the substrate, and a metal pillar having a top surface over a top surface of the top dielectric layer. The metal pillar is electrically coupled to the through-via. A diffusion barrier is over the top surface of the metal pillar. A solder cap is disposed over the diffusion barrier. 1. A device comprising: a substrate;', 'a through-via in the substrate;', 'a top dielectric layer over the substrate;', 'a first metal pillar having a top surface over a top surface of the top dielectric layer, wherein the first metal pillar is electrically coupled to the through-via;', 'a first diffusion barrier over the top surface of the first metal pillar; and', 'a solder cap over the first diffusion barrier., 'a first package component, wherein the first package component comprises2. The device of claim 1 , wherein the first package component is free from at least one of an active device and a passive device therein.3. The device of claim 1 , wherein a thickness of the first diffusion barrier is greater than about 2 μm.4. The device of further comprising a protection layer extending on sidewalls of the first metal pillar.5. The device of claim 1 , wherein the first diffusion barrier does not extend on sidewalls of the first metal pillar.6. The device of further comprising: a second metal pillar at a top surface of the second package component; and', 'a second diffusion barrier on a top surface of the first metal pillar and electrically coupled to, and bonded to, the solder cap., 'a second package component comprising7. The device of claim 1 , wherein the first diffusion barrier comprises nickel.8. A device comprising: a substrate;', 'a through-via in the substrate;', 'a top dielectric layer over the substrate;', 'a first metal pillar having a top surface over a top surface of the top dielectric layer; and', 'a first diffusion ...

Fixing device for expansion cards

A fixing device for fixing an expansion card mounted with a cover plate, includes a frame and a fixing member. The frame includes a board defining an elongated slot, a plate extending in a substantially perpendicular manner from an end of the board and perpendicular to the slot, and a fixing portion extending in a substantially perpendicular manner from a side of the plate opposite to the board. A fastener is mounted to the frame adjacent to the slot of the board. The fixing member includes a sliding portion slidably mounted to the fixing portion and an operation portion extending in a substantially perpendicular manner from the sliding portion. The sliding portion defines an engaging hole to receive the fastener. The fastener is to be engaged with the cover plate. The fixing member is operable to sandwich the cover plate with the plate.

Topical Compositions Comprising Fermented Extracts of Traditional Chinese Medicinal (TCM) Ingredients, and Methods of Making and Using Same

The present invention relates to topical compositions containing fermented extracts of Traditional Chinese Medicinal (TCM) ingredients for improving the appearance and skin condition of the user. The topical compositions of the present invention are tailored for different users of different skin compositions according to TCM principles. The fermented TCM extracts are characterized by reduced odor and/or color in comparison with unfermented TCM extracts and are therefore more suitable for use in cosmetic products.

Pillar Design for Conductive Bump

A system and method for conductive pillars is provided. An embodiment comprises a conductive pillar having trenches located around its outer edge. The trenches are used to channel conductive material such as solder when a conductive bump is formed onto the conductive pillar. The conductive pillar may then be electrically connected to another contact through the conductive material. 1. A semiconductor device comprising:a first substrate; anda conductive post extending away from the first substrate, the conductive post comprising one or more trenches perpendicular to the first substrate.2. The semiconductor device of claim 1 , further comprising a conductive material located within the one or more trenches.3. The semiconductor device of claim 2 , wherein the conductive material is solder.4. The semiconductor device of claim 2 , further comprising:a second substrate located over the first substrate; anda conductive region located on the second substrate, wherein the conductive region is in contact with the conductive material.5. The semiconductor device of claim 2 , wherein the conductive material extends beyond a diameter of the conductive post.6. The semiconductor device of claim 2 , wherein the conductive material fills only part of the one or more trenches.7. The semiconductor device of claim 1 , wherein the conductive post comprises copper.8. The semiconductor device of claim 1 , wherein the one or more trenches comprise at least two or more trenches arranged symmetrically around the conductive post.9. A semiconductor device comprising:a passivation layer located over a substrate;a conductive post extending through the passivation layer, the conductive post having an outer circumference;a plurality of grooves located around the outer circumference of the conductive post; anda conductive material located over the conductive post.10. The semiconductor device of claim 9 , wherein the conductive material is solder.11. The semiconductor device of claim 9 , wherein the ...

SELF-ALIGNING CONDUCTIVE BUMP STRUCTURE AND METHOD OF MAKING THE SAME

The disclosure relates to a conductive bump structure of a semiconductor device. An exemplary structure for a semiconductor device comprises a substrate comprising a major surface and conductive bumps distributed over the major surface of the substrate. Each of a first subset of the conductive bumps comprise a regular body, and each of a second subset of the conductive bumps comprise a ring-shaped body. 1. A semiconductor device comprising:a substrate comprising a major surface; andconductive bumps distributed over the major surface of the substrate, wherein each of a first subset of the conductive bumps comprise a regular body and each of a second subset of the conductive bumps comprise a ring-shaped body.2. The semiconductor device of claim 1 , wherein the regular body has a first thickness and the ring-shaped body has a second thickness greater than the first thickness.3. The semiconductor device of claim 1 , wherein the ring-shaped body comprises substantially vertical sidewalls.4. The semiconductor device of claim 1 , wherein the ring-shaped body comprises tapered sidewalls.5. The semiconductor device of claim 1 , wherein a top-down view of the ring-shaped body comprises a shape selected from circle claim 1 , square claim 1 , and rectangular6. The semiconductor device of claim 1 , wherein the conductive bumps is a heat re-flowable material.7. The semiconductor device of claim 1 , wherein the conductive bumps comprise Sn claim 1 , SnAg claim 1 , Sn—Pb claim 1 , SnAgCu claim 1 , SnAgZn claim 1 , SnZn claim 1 , SnBi—In claim 1 , Sn—In claim 1 , Sn—Au claim 1 , SnPb claim 1 , SnCu claim 1 , SnZnIn claim 1 , or SnAgSb.8. The semiconductor device of claim 1 , wherein the conductive bumps is a non-flowable material.9. The semiconductor device of claim 1 , wherein the conductive bumps comprise Cu claim 1 , Ag claim 1 , Au claim 1 , Cu alloy claim 1 , Ag alloy claim 1 , or Au alloy.10. A semiconductor device comprising:a substrate comprising a major surface; ...

Molding Wafer Chamber

A bottom chase and a top chase of a molding system form a cavity to house a molding carrier and one or more devices. The molding carrier is placed in a desired location defined by a guiding component. The guiding component may be entirely within the cavity, or extend above a surface of the bottom chase and extend over a contacting edge of the top chase and the bottom chase, so that there is a gap between the edge of the top chase and the edge of the molding carrier which are filled by molding materials to cover the edge of the molding carrier. Releasing components may be associated with the top chase and/or the bottom chase, which may be a plurality of tape roller with a releasing film, or a plurality of vacuum holes within the bottom chase, or a plurality of bottom pins with the bottom chase. 1. A molding system comprising:a bottom chase with a first shape;a top chase with a second shape, wherein when the first shape and the second shape together form a cavity to house a molding carrier and a plurality of devices; anda guiding component mounted in the bottom chase, the guiding component positioned to hold the molding carrier in a predetermined location, wherein the guiding component extends above a surface of the bottom chase and extends over a contacting edge between the top chase and the bottom chase.2. The molding system of claim 1 , wherein the guiding component is in a fixed position that is within the cavity formed by the top chase and the bottom chase.3. The molding system of claim 1 , wherein the guiding component comprises a guide ring within the bottom chase.4. The molding system of claim 1 , wherein the guiding component comprises a plurality of guide pins that are movable up and down.5. The molding system of claim 1 , further comprising a trench within the bottom chase placed outside the guiding component.6. The molding system of claim 1 , further comprising a releasing component comprising a plurality of tape rollers adjacent to the top chase claim 1 , ...

Three-Dimensional Integrated Circuit (3DIC) Formation Process

A method includes performing a laser grooving to remove a dielectric material in a wafer to form a trench, wherein the trench extends from a top surface of the wafer to stop at an intermediate level between the top surface and a bottom surface of the wafer. The trench is in a scribe line between two neighboring chips in the wafer. A polymer is filled into the trench and then cured. After the step of curing the polymer, a die saw is performed to separate the two neighboring chips, wherein a kerf line of the die saw cuts through a portion of the polymer filled in the trench. 1. A method comprising:performing a laser grooving to remove a low-k dielectric material in a wafer to form a trench, wherein the trench extends from a top surface of the wafer to stop at an intermediate level between the top surface and a bottom surface of the wafer, and wherein the trench is in a scribe line between two neighboring chips in the wafer;filling a polymer into the trench;curing the polymer; andafter the step of curing the polymer, performing a die saw to separate the two neighboring chips, wherein a kerf line of the die saw cuts through a portion of the polymer filled in the trench and wherein a portion of the polymer at a bottom end of the trench is embedded within a semiconductor substrate of the wafer after the die saw.2. The method of claim 1 , wherein after the step of performing the laser grooving claim 1 , a semiconductor substrate of the wafer is exposed through the trench.3. The method of claim 1 , wherein the trench has a first width claim 1 , and wherein the kerf line has a second width smaller than the first width.4. The method of claim 1 , wherein after the two neighboring chips are separated by the step of die saw claim 1 , each of the two neighboring chips comprises a remaining portion of the polymer that is filled in the trench claim 1 , and wherein an edge of the low-k dielectric material in the each of the two neighboring chips is covered by the remaining portion ...

Die-to-Die Gap Control for Semiconductor Structure and Method

An embodiment is a structure comprising a substrate, a first die, and a second die. The substrate has a first surface and a second surface opposite the first surface. The substrate has a through substrate via extending from the first surface towards the second surface. The first die is attached to the substrate, and the first die is coupled to the first surface of the substrate. The second die is attached to the substrate, and the second die is coupled to the first surface of the substrate. A first distance is between a first edge of the first die and a first edge of the second die, and the first distance is in a direction parallel to the first surface of the substrate. The first distance is equal to or less than 200 micrometers. 1. A structure comprising:a substrate having a first surface and a second surface opposite the first surface, the substrate having a through substrate via extending from the first surface towards the second surface;a first die attached to the substrate, the first die being coupled to the first surface of the substrate; anda second die attached to the substrate, the second die being coupled to the first surface of the substrate, a first distance being between a first edge of the first die and a first edge of the second die, the first distance being in a direction parallel to the first surface of the substrate, the first distance being equal to or less than 200 micrometers.2. The structure of further comprising a third die attached to the substrate claim 1 , the third die being coupled to the first surface of the substrate claim 1 , a second distance being between a second edge of the second die and a first edge of the third die claim 1 , the second distance being in a direction parallel to the first surface of the substrate claim 1 , a sum of the first distance and the second distance being equal to or less than 250 micrometers.3. The structure of claim 2 , wherein each of the first distance and the second distance is equal to or less than ...

Substrate Dicing

A method and apparatus for separating a substrate into individual dies and the resulting structure is provided. A modification layer, such as an amorphous layer, is formed within the substrate. A laser focused within the substrate may be used to create the modification layer. The modification layer creates a relatively weaker region that is more prone to cracking than the surrounding substrate material. As a result, the substrate may be pulled apart into separate sections, causing cracks the substrate along the modification layers. Dice or other components may be attached to the substrate before or after separation.

Method of Three Dimensional Integrated Circuit Assembly

A method of fabricating a three-dimensional integrated circuit comprises attaching a wafer to a carrier, mounting a plurality of semiconductor dies on top of the wafer to form a wafer stack. The method further comprises forming a molding compound layer on top of the wafer, attaching the wafer stack to a tape frame and dicing the wafer stack to separate the wafer stack into a plurality of individual packages. 1. A method comprising:attaching a wafer to a carrier;mounting a plurality of semiconductor dies on top of the wafer to form a wafer stack;flipping the wafer stack;attaching the wafer stack to a tape frame; anddicing the wafer stack to separate the wafer stack into a plurality of individual packages.2. The method of claim 1 , further comprising:forming a first underfill layer between the wafer and the carrier.3. The method of claim 1 , further comprising:forming a second underfill layer between the wafer and the plurality of semiconductor dies.4. The method of claim 1 , further comprising:de-bonding the wafer stack from the carrier.5. The method of claim 1 , further comprising:detaching each individual package from the tape frame; andattaching the individual package on a substrate layer.6. The method of claim 5 , further comprising:detaching each individual package from the tape frame using a pick-and-place process.7. The method of claim 1 , further comprising:forming a plurality of first bumps on a first side of the wafer; andforming a plurality of second bumps on a second side the wafer.8. A method comprising:attaching a wafer to a carrier;mounting a plurality of semiconductor dies on top of the wafer to form a wafer stack;encapsulating one side of the wafer stack with a molding compound layer;flipping the wafer stack;attaching the wafer stack to a tape frame; andsawing the wafer stack into a plurality of individual packages.9. The method of claim 8 , further comprising:embedding the plurality of semiconductor dies into the molding compound layer.10. The ...

Packaging Methods and Structures Using a Die Attach Film

Packaging methods and structures for semiconductor devices that utilize a novel die attach film are disclosed. In one embodiment, a method of packaging a semiconductor device includes providing a carrier wafer and forming a die attach film (DAF) that includes a polymer over the carrier wafer. A plurality of dies is attached to the DAF, and the plurality of dies is packaged. At least the carrier wafer is removed from the packaged dies, and the packaged dies are singulated. 1. A method of packaging a semiconductor device , the method comprising:providing a carrier wafer;forming a die attach film (DAF) over the carrier wafer, the DAF comprising a polymer;attaching a plurality of dies to the DAF;packaging the plurality of dies;removing at least the carrier wafer from the packaged dies; andsingulating the packaged dies.2. The method according to claim 1 , wherein forming the DAF over the carrier wafer comprises forming a thermoplastic material.3. The method according to claim 2 , wherein forming the thermoplastic material comprises forming epoxy resin claim 2 , phenol resin claim 2 , or poly-olefin.4. The method according to claim 1 , wherein the step of packaging includes at least partially encapsulating the respective plurality of dies in a molding compound.5. The method according to claim 2 , wherein attaching the plurality of dies to the DAF comprises heating the DAF and applying pressure to the DAF.6. The method according to claim 5 , wherein heating the DAF comprises heating the DAF to a temperature of about 150 to 270 degrees C. for about 1 second to 2 minutes.7. The method according to claim 5 , wherein applying pressure to the DAF comprises applying a pressure of about 1 Newton (N) or greater.8. The method according to claim 1 , further comprising forming a release film over the carrier wafer claim 1 , before forming the DAF over the carrier wafer.9. The method according to claim 1 , further comprising marking the DAF.10. The method according to claim 9 , ...

Method for Three Dimensional Integrated Circuit Fabrication

A method for fabricating three dimensional integrated circuits comprises providing a wafer stack wherein a plurality of semiconductor dies are mounted on a first semiconductor die, forming a molding compound layer on the first side of the first semiconductor die, wherein the plurality of semiconductor dies are embedded in the molding compound layer. The method further comprises grinding a second side of the first semiconductor die until a plurality of through vias become exposed, attaching the wafer stack to a tape frame and dicing the wafer stack to separate the wafer stack into a plurality of individual packages. 1. A method comprising:providing a stack wherein a plurality of semiconductor dies are mounted on a first side of a wafer;forming a molding compound layer on the first side of the wafer, wherein the plurality of semiconductor dies are embedded in the molding compound layer;thinning a second side of the wafer until a plurality of through vias become exposed;attaching the stack to a tape frame; anddicing the stack to separate the stack into a plurality of individual packages.2. The method of claim 1 , further comprising:forming a first underfill layer between the wafer and the plurality of semiconductor dies.3. The method of claim 1 , further comprising:forming the plurality of through vias in the wafer;forming a plurality of first bumps on the first side of the wafer; andforming a first redistribution layer on the first side of the wafer.4. The method of claim 3 , wherein the plurality of semiconductor dies are connected to the wafer through the plurality of first bumps and the first redistribution layer.5. The method of claim 1 , further comprising:forming a plurality of second bumps on the second side of the wafer; andforming a second redistribution layer on the second side of the wafer.6. The method of claim 1 , further comprising:detaching each individual package from the tape frame.7. The method of claim 6 , further comprising:attaching the individual ...

Apparatus and Methods for Molding Die on Wafer Interposers

Methods and apparatus for performing molding on die on wafer interposers. A method includes receiving an interposer assembly having a die side and an opposite side including two or more integrated circuit dies mounted on the die side of the interposer, the interposer assembly having spaces formed on the die side of the interposer between the two or more integrated circuit dies; mounting at least one stress relief feature on the die side of the interposer assembly in one of the spaces between the two or more integrated circuit dies; and molding the integrated circuit dies using a mold compound, the mold compound surrounding the two or more integrated circuit dies and the at least one stress relief feature. An apparatus is disclosed having integrated circuits mounted on a die side of an interposer, stress relief features between the integrated circuits and mold compound over the integrated circuits. 1. A method , comprising:receiving an interposer assembly having a die side and an opposite side including two or more integrated circuit dies mounted on the die side of the interposer assembly, the interposer assembly having spaces between the two or more integrated circuit dies;mounting at least one stress relief feature on the die side of the interposer assembly in one of the spaces between the two or more integrated circuit dies; andmolding the integrated circuit dies using a mold compound, the mold compound surrounding the two or more integrated circuit dies and the at least one stress relief feature.2. The method of and further comprising:curing the mold compound.3. The method of and further comprising:backgrinding the interposer assembly to thin the opposite side of the interposer assembly.4. The method of claim 1 , wherein the interposer assembly comprises a silicon wafer interposer.5. The method of claim 1 , wherein mounting at least one stress relief feature on the die side of the interposer assembly further comprises:dispensing a low modulus material on the die ...

Structure Design for 3DIC Testing

A work piece includes a first copper-containing pillar having a top surface and sidewalls, and a first protection layer on the sidewalls, and not over the top surface, of the first copper-containing pillar. A test pad includes a second copper-containing pillar having a top surface and sidewalls. The test pad is electrically coupled to the first copper-containing pillar. A second protection layer is disposed on the sidewalls, and not over the top surface, of the second copper-containing pillar. The first and the second protection layers include a compound of copper and a polymer, and are dielectric layers. 1. A device comprising: a first copper-containing pillar having a top surface and sidewalls;', 'a first protection layer on the sidewalls, and not over the top surface, of the first copper-containing pillar;', 'a test pad comprising a second copper-containing pillar having a top surface and sidewalls, wherein the test pad is electrically coupled to the first copper-containing pillar; and', 'a second protection layer on the sidewalls, and not over the top surface, of the second copper-containing pillar, wherein the first and the second protection layers comprise a compound of copper and a polymer, and wherein the first and the second protection layers are dielectric layers., 'a first work piece comprising2. The device of claim 1 , wherein the second copper-containing pillar has a horizontal dimension greater than a horizontal dimension of the first copper-containing pillar.3. The device of further comprising a first and a second non-copper metal layer over and contacting the top surfaces of the first and the second copper-containing pillars.4. The device of further comprising metal finishes contacting a top surface and sidewalls of each of the first and the second non-copper metal layers.5. The device of further comprising a polyimide layer claim 1 , wherein the first and the second copper-containing pillars comprise portions over and overlapping the polyimide layer ...

Selective Epitaxial Growth of Semiconductor Materials with Reduced Defects

A semiconductor device includes a substrate formed of a first semiconductor material; two insulators on the substrate; and a semiconductor region having a portion between the two insulators and over the substrate. The semiconductor region has a bottom surface contacting the substrate and having sloped sidewalls. The semiconductor region is formed of a second semiconductor material different from the first semiconductor material. 1. A device comprising:a first semiconductor layer of a first semiconductor material;a first insulator layer disposed on the first semiconductor layer; anda semiconductor region having a first portion disposed in the first insulator layer and a second portion disposed in the first semiconductor layer, the second portion in contact with the first portion and having a width greater than a width of the first portion, and the first portion of a second semiconductor material different from the first semiconductor material.2. The device of claim 1 , wherein a sidewall of the first portion and a sidewall of the second portion are substantially vertical.3. The device of claim 1 , further comprising:a substrate of a third semiconductor material; anda second insulator layer in contact with and disposed between the substrate and the first semiconductor layer, the second portion of the semiconductor region extending through the first semiconductor layer and in contact with the second insulator layer.4. The device of claim 3 , wherein the second insulator layer is a buried oxide claim 3 , and wherein the first semiconductor material and the third semiconductor material are a same material.5. The device of claim 1 , wherein the first insulator layer is an oxide of the first semiconductor material.6. The device of claim 1 , wherein the second portion of the semiconductor region is formed of a fourth semiconductor material different from the second semiconductor material claim 1 , the second semiconductor material and fourth semiconductor material both ...

Methods of Packaging Semiconductor Devices and Structures Thereof

Methods of packaging semiconductor devices and structures thereof are disclosed. In one embodiment, a method of packaging a semiconductor device includes providing a carrier wafer, providing a plurality of dies, and forming a die cave material over the carrier wafer. A plurality of die caves is formed in the die cave material. At least one of the plurality of dies is placed within each of the plurality of die caves in the die cave material. A plurality of packages is formed, each of the plurality of packages being formed over a respective at least one of the plurality of dies.

Integrated Circuit Structure Having Dies with Connectors of Different Sizes

An embodiment is a structure comprising a substrate, a first die, and a second die. The substrate has a first surface. The first die is attached to the first surface of the substrate by first electrical connectors. The second die is attached to the first surface of the substrate by second electrical connectors. A size of one of the second electrical connectors is smaller than a size of one of the first electrical connectors. 1. A structure comprising:a substrate having a first surface;a first die attached to the first surface of the substrate by first electrical connectors; anda second die attached to the first surface of the substrate by second electrical connectors, a size of one of the second electrical connectors being smaller than a size of one of the first electrical connectors.2. The structure of claim 1 , wherein each of the second electrical connectors has the size of the one of the second electrical connectors claim 1 , and each of the first electrical connectors has the size of the one of the first electrical connectors.3. The structure of claim 1 , wherein each of the size of the one of the second electrical connectors and the size of the one of the first electrical connectors is a diameter of a cross section of the respective connector claim 1 , the cross section being parallel to the first surface of the substrate.4. The structure of claim 1 , wherein respective adjacent ones of the first electrical connectors have a first pitch therebetween claim 1 , and respective adjacent ones of the second electrical connectors have a second pitch therebetween claim 1 , the first pitch being greater than the second pitch.5. The structure of further comprising a molding compound claim 1 , the molding compound being around and between the first die and the second die.6. The structure of claim 5 , wherein a top surface of the first die is exposed from the molding compound claim 5 , and the molding compound covers a top surface of the second die.7. The structure of ...

Molding Chamber Apparatus and Curing Method

An embodiment is a molding chamber. The molding chamber comprises a mold-conforming chase, a substrate-base chase, a first radiation permissive component, and a microwave generator coupled to a first waveguide. The mold-conforming chase is over the substrate-base chase, and the mold-conforming chase is moveable in relation to the substrate-base chase. The first radiation permissive component is in one of the mold-conforming chase or the substrate-base chase. The microwave generator and the first waveguide are together operable to direct microwave radiation through the first radiation permissive component. 1. A molding chamber comprising:a mold-conforming chase and a substrate-base chase, the mold-conforming chase being over the substrate-base chase, the mold-conforming chase being moveable in relation to the substrate-base chase;a first radiation permissive component in one of the mold-conforming chase or the substrate-base chase; anda microwave generator coupled to a first waveguide, the microwave generator and the first waveguide together operable to direct microwave radiation through the first radiation permissive component.2. The molding chamber of claim 1 , wherein the first radiation permissive component is in the mold-conforming chase claim 1 , the first waveguide being over the mold-conforming chase.3. The molding chamber of claim 1 , wherein the first radiation permissive component is in the substrate-base chase claim 1 , the first waveguide being under the substrate-base chase.4. The molding chamber of further comprising a second radiation permissive component in the substrate-base chase claim 1 , the first radiation permissive component being in the mold-conforming chase claim 1 , wherein the microwave generator is coupled to a second waveguide claim 1 , the microwave generator and the second waveguide together are operable to direct microwave radiation through the second permissive component.5. The molding chamber of claim 1 , wherein the first radiation ...

Molded Chip Interposer Structure and Methods

Apparatus and methods for providing a molded chip interposer structure and assembly. A molded chip structure having at least two integrated circuit dies disposed within a mold compound is provided having the die bond pads on the bottom surface; and solder bumps are formed in the openings of a dielectric layer on the bottom surface, the solder bumps forming connections to the bond pads. An interposer having a die side surface and a board side surface is provided having bump lands receiving the solder bumps of the molded chip structure on the die side of the interposer. An underfill layer is formed between the die side of the interposer and the bottom surface of the molded chip structure surrounding the solder bumps. Methods for forming the molded chip interposer structure are disclosed. 1. An apparatus , comprising:at least two integrated circuit dies formed in a mold compound layer, a bottom surface of the at least two integrated circuit dies and a bottom surface of the mold compound layer being coplanar;a passivation layer formed over the bottom surface of the mold compound layer and the bottom surface of the at least two integrated circuit dies;one or more openings in the passivation layer exposing one or more bond pads of the at least two integrated circuit dies; andsolder bumps formed on the bond pads of the at least two integrated circuit dies.2. The apparatus of claim 1 , further comprising a dummy solder bump disposed underneath the mold compound layer and positioned between the at least two integrated circuit dies.3. The apparatus of claim 1 , further comprising a support layer overlying the top surface of the mold compound layer.4. The apparatus of claim 1 , wherein one of the at least two integrated circuit dies has a first vertical thickness and another one of the at least two integrated circuit dies has a second vertical thickness different from the first vertical thickness.5. The apparatus of claim 1 , wherein the mold compound layer is free from ...

End Point Detection in Grinding

A method for performing grinding includes selecting a target wheel loading for wafer grinding processes, and performing a grinding process on a wafer. With the proceeding of the grinding process, wheel loadings of the grinding process are measured. The grinding process is stopped after the target wheel loading is reached. The method alternatively includes selecting a target reflectivity of wafer grinding processes, and performing a grinding process on a wafer. With a proceeding of the grinding process, reflectivities of a light reflected from a surface of the wafer are measured. The grinding process is stopped after one of the reflectivities reaches the target reflectivity. 1. A method comprising:selecting a target wheel loading for wafer grinding processes;performing a grinding process on a wafer, and with a proceeding of the grinding process, measuring wheel loadings of the grinding process; andstopping the grinding process after the target wheel loading is reached.2. The method of further comprising claim 1 , when the target wheel loading is reached claim 1 , performing an extended grinding to remove a layer of the wafer having a pre-determined thickness claim 1 , wherein the step of stopping the grinding process is performed upon finishing of the extended grinding.3. The method of further comprising claim 1 , when the target wheel loading is reached claim 1 , performing an extended grinding for a pre-determined period of time claim 1 , wherein the step of stopping the grinding process is performed upon finishing of the extended grinding.4. The method of claim 1 , wherein the step of selecting the target wheel loading comprises:grinding a sample wafer having a same structure as the wafer;during the step of grinding the sample wafer, monitoring wheel loadings for grinding the sample wafer;inspecting the sample wafer to determine an optimal end point of the grinding process; andrecording one of the wheel loadings corresponding to the optimal end point as the target ...

Plating Process and Structure

A system and method for plating a contact is provided. An embodiment comprises forming protective layers over a contact and a test pad, and then selectively removing the protective layer over the contact without removing the protective layer over the test pad. With the protective layer still on the test pad, a conductive layer may be plated onto the contact without plating it onto the test pad. After the contact has been plated, the protective layer over the contact may be removed. 1. A method for manufacturing a semiconductor device , the method comprising:providing a contact and a test pad on a substrate, the contact and the test pad being electrically in contact with each other;forming a first protective layer from a portion of the test pad; andplating a conductive layer over the contact while the first protective layer is on the test pad.2. The method of claim 1 , further comprising forming a second protective layer from a portion of the contact claim 1 , the forming the second protective layer occurring in the same process as the forming the first protective layer.3. The method of claim 2 , further comprising removing the second protective layer from the contact before the plating the conductive layer claim 2 , the removing the second protective layer comprising etching the second protective layer with a solution comprising sulfuric acid.4. The method of claim 1 , further comprising removing the first protective layer from the test pad after the plating the conductive layer.5. The method of claim 4 , wherein the removing the first protective layer further comprises etching the first protective layer with a solution comprising sodium hydroxide.6. The method of claim 1 , wherein the plating the conductive layer comprises an electroless immersion process.7. The method of claim 1 , wherein the forming the first protective layer further comprises oxidizing the portion of the test pad.8. The method of claim 1 , wherein the forming the first protective layer further ...

Package for Three Dimensional Integrated Circuit

A wafer level package includes a semiconductor die bonded on a supporting wafer. The semiconductor die has at least a step recess at its substrate. An underfill layer is formed between the semiconductor die and the supporting wafer. Moreover, the height of the underfill layer is limited by the step recess. During a fabrication process of the wafer level package, the step recess helps to reduce the stress on the wafer level package. 1. A device comprising:a semiconductor substrate having a recess portion and a non-recess portion, wherein a first recess is located at the recess portion;an isolation layer formed on the non-recess portion of the semiconductor substrate;a redistribution layer formed on the isolation layer;an under bump metal structure formed on the redistribution layer; anda first bump formed on the under bump metal structure.2. The device of claim 1 , wherein the first recess is of a step shape at a first side of the device.3. The device of claim 2 , further comprising:a second recess having the step shape at a second side of the device; anda third recess having the step shape at a third side of the device.4. The device of claim 2 , further comprising:a second recess having the step shape at a second side of the device.5. The device of claim 1 , wherein the first recess is of a slope shape.6. The device of claim 1 , wherein the first recess is of a curved shape.7. A method comprising:cutting into a semiconductor die with a first dicing depth using a first dicing saw;cutting through the semiconductor die with a second dicing saw to separate the semiconductor die from a wafer, wherein the second dicing sawing has a second blade different from a first blade of the first dicing sawing;forming a step recess at one side of the semiconductor die;flipping the semiconductor die; andattaching a first side of the semiconductor die on a first side of a package substrate.8. The method of claim 7 , further comprising:forming an underfill layer between the ...

Method for Forming Chip-on-Wafer Assembly

A device includes a bottom chip and an active top die bonded to the bottom chip. A dummy die is attached to the bottom chip. The dummy die is electrically insulated from the bottom chip.

Embedded Wafer-Level Bonding Approaches

A method includes providing a carrier with an adhesive layer disposed thereon; and providing a die including a first surface, a second surface opposite the first surface. The die further includes a plurality of bond pads adjacent the second surface; and a dielectric layer over the plurality of bond pads. The method further includes placing the die on the adhesive layer with the first surface facing toward the adhesive layer and dielectric layer facing away from the adhesive layer; forming a molding compound to cover the die, wherein the molding compound surrounds the die; removing a portion of the molding compound directly over the die to expose the dielectric layer; and forming a redistribution line above the molding compound and electrically coupled to one of the plurality of bond pads through the dielectric layer. 1. A method comprising: a substrate;', 'a plurality of bond pads over the substrate; and', 'a dielectric layer over the plurality of bond pads;, 'placing a die over a carrier, wherein the die comprisesforming a molding compound surrounding the die;etching the dielectric layer to forming openings; andforming conductive pillars in the openings to electrically couple to the plurality of bond pads.2. The method of further comprising claim 1 , before the step of etching the dielectric layer claim 1 , removing a portion of the molding compound overlapping the die to expose the dielectric layer.3. The method of claim 2 , wherein the step of removing the portion of the molding compound overlapping the die comprises grinding.4. The method of further comprising claim 1 , after the step of forming the conductive pillars claim 1 , forming metal bumps over and electrically coupled to the conductive pillars.5. The method of further comprising claim 1 , after the conductive pillars are formed claim 1 , demounting the carrier.6. The method of claim 1 , wherein a thickness of the dielectric layer is greater than about 10 μm.7. The method of further comprising sawing ...

Assembly Method for Three Dimensional Integrated Circuit

A method comprises attaching a first side of an interposer on a carrier wafer. The first side of the interposer comprises a plurality of bumps. The carrier wafer comprises a plurality of cavities formed in the carrier wafer. Each bump on the first side of the interposer can fit into its corresponding cavity on the carrier wafer. Subsequently, the method comprises attaching a semiconductor die on the second side of the interposer to form a wafer stack, detaching the wafer stack from the carrier wafer and attaching the wafer stack to a substrate. 1. A method comprising:receiving a carrier wafer having a plurality of cavities formed in the carrier wafer; a plurality of first bumps on a first side of the interposer; and', 'a plurality of second bumps on a second side of the interposer, wherein each of the first bumps and second bumps respectively has a circular shape;, 'receiving an interposer comprising'}attaching the interposer to the carrier wafer, wherein the first bumps are configured such that each first bump is located in a corresponding cavity in the carrier wafer, and wherein the first bumps are configured to maintain a gap between interior walls of a cavity and exterior walls of a corresponding first bump;attaching a semiconductor die on the second side of the interposer to form a wafer stack; andattaching the wafer stack to a substrate.2. The method of claim 1 , further comprising:forming a first underfill layer between the interposer and the semiconductor die.3. The method of claim 1 , further comprising:forming a second underfill layer between the interposer and the substrate.4. The method of claim 1 , wherein the interposer comprises:a plurality of through vias in the interposer.5. The method of claim 4 , wherein the interposer comprises:a first redistribution layer on the first side of the interposer; anda second redistribution layer on the second side of the interposer, wherein the first bumps are connected to respective through vias through the first ...

Chip-on-Wafer Structures and Methods for Forming the Same

A package component includes a substrate, wherein the substrate has a front surface and a back surface over the front surface. A through-via penetrates through the substrate. A conductive feature is disposed over the back surface of the substrate and electrically coupled to the through-via. A first dielectric pattern forms a ring covering edge portions of the conductive feature. An Under-Bump-Metallurgy (UBM) is disposed over and in contact with a center portion of the conductive feature. A polymer contacts a sidewall of the substrate. A second dielectric pattern is disposed over and aligned to the polymer. The first and the second dielectric patterns are formed of a same dielectric material, and are disposed at substantially a same level. 1. A device comprising:a package component comprising a substrate, wherein the substrate comprises a front surface, and a back surface over the front surface;a through-via penetrating through the substrate;a conductive feature over the back surface of the substrate and electrically coupled to the through-via;a first dielectric pattern forming a ring covering edge portions of the conductive feature;a Under-Bump-Metallurgy (UBM) over and in contact with a center portion of the conductive feature;a polymer contacting a sidewall of the substrate; anda second dielectric pattern over and aligned to the polymer, wherein the first and the second dielectric patterns are formed of a same dielectric material, and are disposed at substantially a same level.2. The device of claim 1 , wherein the first and the second dielectric patterns comprise an additional polymer.3. The device of claim 1 , wherein the first and the second dielectric patterns comprise a photo sensitive material.4. The device of further comprising a die bonded to a front side of the package component claim 1 , wherein the polymer further encircles the die claim 1 , and contacts sidewalls of the die.5. The device of being a discrete package claim 1 , wherein the polymer forms ...

PLANARIZED BUMPS FOR UNDERFILL CONTROL

The mechanisms for forming bump structures reduce variation of standoffs between chips and package substrates. By planarizing the solder layer on bump structures on chips and/or substrates after plating, the heights of bump structures are controlled to minimize variation due to within die and within wafer locations, pattern density, die size, and process variation. As a result, the standoffs between chips and substrates are controlled to be more uniform. Consequently, underfill quality is improved. 1. A chip package , comprising:a plurality of bump structures between a first chip and a substrate of the chip package; anda solder layer in a first bump structure of the plurality of bump structures near a center of the first chip is thicker than a solder layer in a second bump structure of the plurality of bump structures near an edge of the first chip, and a solder layer in a third bump structure of the plurality of bump structures positioned between the first bump structure and the second bump structure is thicker than the solder layer of the second bump structure and thinner than a solder layer of the first bump structure.2. The chip package of claim 1 , wherein each of the plurality of bump structures comprises a copper layer claim 1 , and a metal layer claim 1 , wherein the metal layer is between the copper layer and the solder layer.3. The chip package of claim 1 , wherein the substrate is an interposer.4. The chip package of claim 1 , wherein a second chip is bonded to the substrate by another plurality of bump structures claim 1 , and wherein a first standoff between the first chip and the substrate and a second standoff between the second chip and the substrate are substantially the same.5. The chip package of claim 4 , wherein there is a first underfill between the first chip and the substrate and a second underfill between the second chip and the substrate claim 4 , and wherein the first underfill and the second underfill have about the same volume.6. The ...

NOVEL BUMP STRUCTURES FOR MULTI-CHIP PACKAGING

The mechanisms for forming a multi-chip package described enable chips with different bump sizes being packaged to a common substrate. A chip with larger bumps can be bonded with two or more smaller bumps on a substrate. Conversely, two or more small bumps on a chip may be bonded with a large bump on a substrate. By allowing bumps with different sizes to be bonded together, chips with different bump sizes can be packaged together to form a multi-chip package. 1. A chip package , comprising:a first bump structure between a first chip and a substrate of the chip package, wherein a first solder layer of the first bump structure covers more than one bump on the substrate.2. The chip package of claim 1 , wherein the first bump structure includes one bump of the first chip.3. The chip package of claim 1 , wherein there is a second chip on the chip package claim 1 , and wherein there is a second bump structure between the second chip and the substrate claim 1 , wherein a solder layer of the second bump structure connects a bump on the substrate with a bump on the second chip.4. The chip package of claim 1 , wherein the more than one bump of the first bump structure and the bump on the substrate of the second bump structure are about the same size.5. The chip package of claim 1 , wherein widths of the more than one bump on the substrate are in a range from about 5 μm to about 30 μm.6. The chip package of claim 1 , wherein the more than one bump on the substrate includes 2 claim 1 , 3 claim 1 , 4 claim 1 , 5 claim 1 , 6 claim 1 , 7 claim 1 , or 8 bumps.7. The chip package of claim 2 , where the bump on the first chip has a width greater than about 40 μm and equal to or less than about 120 μm.8. The chip package of claim 1 , the first chip is memory chip.9. The chip package of claim 1 , wherein the substrate is an interposer.10. The chip package of claim 9 , wherein the more than one bump on the substrate includes a copper post bump.114. The chip package of claim 2 , wherein ...

Plating Process and Structure

A system and method for plating a contact connected to a test pad is provided. An embodiment comprises inserting a blocking material into vias between the contact and the test pad. In another embodiment a blocking structure may be inserted between the contact and the test pad. In yet another embodiment a blocking layer may be inserted into a contact stack. Once the blocking material, the blocking structure, or the blocking layer have been formed, the contact may be plated, with the blocking material, the blocking structure, or the blocking layer reducing or preventing degradation of the test pad due to galvanic effects. 1. A semiconductor device comprising:a contact on a substrate, the contact comprising a first material with a first reduction potential, the first reduction potential being at a first end of a range of reduction potentials;a test pad on the substrate, the test pad comprising a second material with a second reduction potential different from the first reduction potential, the second reduction potential being at a second end of the range of reduction potentials; andat least one via electrically connecting the test pad to the contact, the at least one via comprising a third material with a third reduction potential, the third reduction potential being outside of the range of reduction potentials.2. The semiconductor device of claim 1 , wherein the third reduction potential is greater than the second reduction potential.3. The semiconductor device of claim 1 , wherein the third reduction potential is lower than the first reduction potential.4. The semiconductor device of claim 1 , wherein the first material comprises copper and the second material comprises aluminum.5. The semiconductor device of claim 4 , wherein the third material comprises magnesium.6. The semiconductor device of claim 4 , wherein the third material comprises platinum.7. The semiconductor device of claim 1 , further comprising a redistribution line electrically connecting the test pad ...

TSV Structures and Methods for Forming the Same

A device includes a substrate having a front side and a backside, a through-via extending from the backside to the front side of the substrate, and a conductive pad on the backside of the substrate and over the through-via. The conductive pad has a substantially planar top surface. A conductive bump has a non-planar top surface over the substantially planar top surface and aligned to the through-via. The conductive bump and the conductive pad are formed of a same material. No interface is formed between the conductive bump and the conductive pad. 1. A device comprising:a substrate comprising a front side and a backside;a through-via extending from the backside to the front side of the substrate;a conductive pad on the backside of the substrate and over the through-via, wherein the conductive pad comprises a substantially planar top surface; anda conductive bump having a non-planar top surface over the substantially planar top surface and aligned to the through-via, wherein the conductive bump and the conductive pad are formed of a same material, and wherein no interface is formed between the conductive bump and the conductive pad.2. The device of claim 1 , wherein the top surface of the conductive bump is rounded.3. The device of claim 1 , wherein the conductive bump has a height between about 0.1 μm and about 10 μm.4. The device of claim 1 , wherein the conductive bump has a lateral dimension between about 2.0 μm and about 30 μm.5. The device of claim 1 , wherein the substantially planar top surface is aligned to a portion of the substrate encircling the through-via.6. The device of further comprising a metal-oxide-semiconductor (MOS) device on the front side of the substrate.7. The device of further comprising an under-bump metallurgy (UBM) over the conductive bump and the conductive pad claim 1 , wherein the UBM comprises a first portion over and in contact with the non-planar top surface of the conductive bump claim 1 , and a second portion over and in contact ...

Die Structure and Method of Fabrication Thereof

A die having a ledge along a sidewall, and a method of forming the die, is provided. A method of packaging the die is also provided. A substrate, such as a processed wafer, is diced by forming a first notch having a first width, and then forming a second notch within the first notch such that the second notch has a second width less than the first width. The second notch extends through the substrate, thereby dicing the substrate. The difference in widths between the first width and the second width results in a ledge along the sidewalls of the dice. The dice may be placed on a substrate, e.g., an interposer, and underfill placed between the dice and the substrate. The ledge prevents or reduces the distance the underfill is drawn up between adjacent dice. A molding compound may be formed over the substrate. 1. A method comprising:providing a substrate;forming a first notch between a first region and a second region, the first notch having a first width;forming a second notch within the first notch, the second notch having a second width less than the first width, thereby forming a ledge, the second notch extending through the substrate, thereby dicing the substrate into separate dice;placing one or more of the dice onto a second substrate such that the ledge is opposite the second substrate; andplacing an underfill between the one or more of the dice and the second substrate, an upper surface of the underfill being at the ledge.2. The method of claim 1 , further comprising placing the substrate on a carrier tape prior to forming the second notch.3. The method of claim 2 , wherein the substrate is attached to the carrier tape via conductive bumps.4. (canceled)5. The method of claim 1 , wherein the second substrate comprises an interposer.6. The method of claim 1 , further comprising forming a molding compound over the underfill between adjacent dice.7. The method of claim 6 , further comprising thinning the molding compound.8. The method of claim 1 , wherein the ...

PACKAGED SEMICONDUCTOR DEVICE AND METHOD OF PACKAGING THE SEMICONDUCTOR DEVICE

The mechanisms of forming a molding compound on a semiconductor device substrate to enable fan-out structures in wafer-level packaging (WLP) are provided. The mechanisms involve covering portions of surfaces of an insulating layer surrounding a contact pad. The mechanisms improve reliability of the package and process control of the packaging process. The mechanisms also reduce the risk of interfacial delamination, and excessive outgassing of the insulating layer during subsequent processing. The mechanisms further improve planarization end-point. By utilizing a protective layer between the contact pad and the insulating layer, copper out-diffusion can be reduced and the adhesion between the contact pad and the insulating layer may also be improved. 1. A packaged semiconductor device , comprising:a contact pad on a semiconductor die;an insulating layer surrounding the contact pad; anda molding compound surrounding the insulating layer, wherein the molding compound comes in contact with two adjacent and non-linear surfaces of the insulating layer.2. The package semiconductor device of claim 1 , wherein a wiring layer is disposed on and physically connects to the contact pad claim 1 , wherein the wiring layer extends beyond the boundary of the semiconductor die.3. The package semiconductor device of claim 1 , wherein the insulating layer surrounding the contact pad has a thin portion and a thick portion claim 1 , and wherein the thin portion has a thickness in a range from about 1 μm to about 30 μm.4. The package semiconductor device of claim 1 , wherein a protective layer is between the contact pad and the insulating layer.5. The package semiconductor device of claim 4 , wherein the protective layer is a copper diffusion barrier.6. The package semiconductor device of claim 4 , wherein the protective layer has a thickness in a range from about 50 nm to about 2 μm.7. The package semiconductor device of claim 4 , wherein the protective layer is also between the ...

Interposer-on-Glass Package Structure

A method comprises providing an interposer comprising a substrate and a first through-substrate via (TSV) penetrating through the substrate, forming a first oxide layer on a surface of the interposer, bonding a glass substrate to the interposer through a fusion bonding, with the first oxide layer being between the interposer and the glass substrate and forming a second TSV in the glass substrate and electrically coupled to the first TSV. 1. A method comprising: a substrate; and', 'a first through-substrate via (TSV) penetrating through the substrate;, 'providing an interposer comprisingforming a first oxide layer on a surface of the interposer;bonding a glass substrate to the interposer through a fusion bonding, with the first oxide layer being between the interposer and the glass substrate; andforming a second TSV in the glass substrate and electrically coupled to the first TSV.2. The method of claim 1 , further comprising forming a second oxide layer on the glass substrate before the step of bonding claim 1 , wherein the second oxide layer is bonded to and contacts the first oxide layer after the step of bonding.3. The method of claim 1 , wherein the glass substrate comprises a glass layer comprising an oxide claim 1 , and wherein the glass layer is directly bonded to the first oxide layer.4. The method of claim 1 , wherein the glass substrate comprises a photo-sensitive glass layer and a non-photo-sensitive glass layer claim 1 , and wherein the step of forming the second TSV comprises:exposing the photo-sensitive glass layer using a lithography mask, with first portions of the photo-sensitive glass layer being exposed to light, and second portions of the photo-sensitive glass layer not exposed to the light;etching the first portions of the photo-sensitive glass layer without etching the second portions of the photo-sensitive glass layer;using the photo-sensitive glass layer as a hard mask to etch the non-photo-sensitive glass layer; andfilling an opening in the ...

Packages and Method of Forming the Same

A method includes forming a dielectric layer over a substrate, forming an interconnect structure over the dielectric layer, and bonding a die to the interconnect structure. The substrate is then removed, and the dielectric layer is patterned. Connectors are formed at a surface of the dielectric layer, wherein the connectors are electrically coupled to the die.

Sawing Underfill in Packaging Processes

A method includes bonding a first and a second package component on a top surface of a third package component, and dispensing a polymer. The polymer includes a first portion in a space between the first and the third package components, a second portion in a space between the second and the third package components, and a third portion in a gap between the first and the second package components. A curing step is then performed on the polymer. After the curing step, the third portion of the polymer is sawed to form a trench between the first and the second package components. 1. A method comprising:bonding a first and a second package component on a top surface of a third package component; a first portion in a space between the first and the third package components;', 'a second portion in a space between the second and the third package components; and', 'a third portion in a gap between the first and the second package components;, 'dispensing a first polymer, wherein the first polymer comprisesperforming a curing on the first polymer; andafter the curing, sawing the third portion of the first polymer to form a trench between the first and the second package components, wherein at a time the step of sawing is performed.2. The method of claim 1 , wherein the curing is a partial curing claim 1 , and wherein the method further comprises claim 1 , after the step of sawing the third portion of the first polymer claim 1 , performing a thermal step to fully cure the first polymer.3. The method of claim 1 , wherein after the step of curing claim 1 , the first polymer is fully cured.4. The method of further comprising claim 1 , after the step of sawing claim 1 , molding the first claim 1 , the second claim 1 , and the third package components with a second polymer claim 1 , wherein the second polymer is filled into the trench.5. The method of further comprising claim 4 , after the step of molding with the second polymer claim 4 , performing a die-saw on the third package ...

Multi-Chip Fan Out Package and Methods of Forming the Same

A package includes a die having a conductive pad at a top surface of the die, a stud bump over and connected to the conductive pad, and a redistribution line over and connected to the stud bump. An electrical connector is over and electrically coupled to the redistribution line. 1. A device comprising:a die comprising a conductive pad at a top surface of the die;a stud bump over and connected to the conductive pad;a redistribution line over and connected to the stud bump; andan electrical connector over and electrically coupled to the redistribution line.2. The device of further comprising a polymer encircling the die and contacting sidewalls of the die claim 1 , wherein a bottom surface of the polymer is substantially level with a bottom surface of the die.3. The device of claim 2 , wherein the redistribution line extends beyond edges of the die to overlap the polymer.4. The device of further comprising:a semiconductor substrate in the die; anda dielectric layer, wherein the stud bump is in the dielectric layer, wherein the dielectric layer and the polymer comprise different materials, and wherein edges of the dielectric layer are aligned to respective edges of the semiconductor substrate.5. The device of claim 2 , wherein the polymer comprises a portion overlapping the die claim 2 , and wherein the portion of the polymer encircles and contacts the stud bump.6. The device of claim 5 , wherein a top surface of the polymer is level with a top surface of the stud bump.7. The device of claim 1 , wherein the stud bump is a wire bonding stud bump having non-vertical sidewalls.8. A device comprising: a semiconductor substrate; and', 'a first conductive pad at a top surface of the first die;, 'a first die comprisinga first stud bump over and connected to the first conductive pad;a polymer encircling the first die and contacting sidewalls of the first die, wherein a bottom surface of the polymer is substantially level with a bottom surface of the semiconductor substrate, ...

BUMP STRUCTURAL DESIGNS TO MINIMIZE PACKAGE DEFECTS

The mechanisms for forming bump structures enable forming bump structures between a chip and a substrate eliminating or reducing the risk of solder shorting, flux residue and voids in underfill. A lower limit can be established for a cc ratio, defined by dividing the total height of copper posts in a bonded bump structure divided by the standoff of the bonded bump structure, to avoid shorting. A lower limit may also be established for standoff the chip package to avoid flux residue and underfill void formation. Further, aspect ratio of a copper post bump has a lower limit to avoid insufficient standoff and a higher limit due to manufacturing process limitation. By following proper bump design and process guidelines, yield and reliability of chip packages may be increases. 1. A chip package , comprising:a first copper post on a chip having a first height; anda second copper post on a substrate having a second height, wherein the second copper post is bonded to the first copper post by a solder layer to form a first copper post bump structure of the chip package having a standoff, wherein a ratio of a sum of the first height and the second height to the standoff is equal to or greater than about 0.6 and less than 1.2. The chip package of claim 1 , wherein a first width of the first copper post is equal to or less than about 30 μm and a second width of the second copper post is also equal to or less than about 30 μm.3. The chip package of claim 1 , further comprising a second copper post bump structure formed next to the first copper post bump structure claim 1 , wherein a pitch between the first and the second copper post bump structures is equal to or less than about 60 μm.4. The chip package of claim 1 , wherein an aspect ratio of the first copper post is equal to or greater than about 0.45.5. The chip package of claim 1 , wherein the standoff is equal to or greater than about 30 μm.6. The chip package of claim 1 , wherein the first copper post is disposed on a ...

Flux Residue Cleaning System and Method

A flux residue cleaning system includes first and second immersion chambers, first and second spray chambers, and a drying chamber. The first immersion chamber softens an outer region of a flux residue formed around microbumps interposed between a wafer and a die when the wafer is immersed in a first chemical. The first spray chamber removes the outer region of the flux residue when the wafer is impinged upon by a first chemical spray in order to expose an inner region of the flux residue. The second immersion chamber softens the inner region of the flux residue when the wafer is immersed in a second chemical. The second spray chamber removes the inner region of the flux residue when the wafer is impinged upon by a second chemical spray in order to clean the wafer to a predetermined standard. The drying chamber dries the wafer. 1. A flux residue cleaning system , comprising:a first immersion chamber configured to soften an outer region of a flux residue formed around microbumps interposed between a wafer and a die when the wafer is immersed in a first chemical;a first spray chamber configured to remove the outer region of the flux residue when the wafer is impinged upon by a first chemical spray in order to expose an inner region of the flux residue;a second immersion chamber configured to soften the inner region of the flux residue formed around the microbumps interposed between the wafer and the die when the wafer is immersed in a second chemical;a second spray chamber configured to remove the inner region of the flux residue when the wafer is impinged upon by a second chemical spray in order to clean the wafer; anda drying chamber configured to dry the wafer when the wafer is exposed to a flow of nitrogen.2. The flux residue cleaning system of claim 1 , wherein the first immersion chamber is equipped with a first sonic wave apparatus configured to propagate at least one of an ultrasonic wave and a megasonic wave through the first chemical to promote removal of ...

Semiconductor Device Packaging Methods and Structures Thereof

Semiconductor device packaging methods and structures thereof are disclosed. In one embodiment, a method of packaging semiconductor devices includes coupling a plurality of second dies to a top surface of a first die, and determining a distance between each of the plurality of second dies and the first die. The method also includes determining an amount of underfill material to dispose between the first die and each of the plurality of second dies based on the determined distance, and disposing the determined amount of the underfill material under each of the plurality of second dies.

Packaging Methods for Semiconductor Devices

Methods of packaging semiconductor devices are disclosed. In one embodiment, a packaging method for semiconductor devices includes providing a workpiece including a plurality of first dies, and coupling a plurality of second dies to the plurality of first dies. The plurality of second dies and the plurality of first dies are partially packaged and separated. Top surfaces of the second dies are coupled to a carrier, and the partially packaged plurality of second dies and plurality of first dies are fully packaged. The carrier is removed, and the fully packaged plurality of second dies and plurality of first dies are separated. 1. A packaging method for semiconductor devices , the method comprising:providing a workpiece including a plurality of first dies;coupling a plurality of second dies to the plurality of first dies;partially packaging the plurality of second dies and the plurality of first dies;separating the partially packaged plurality of second dies and plurality of first dies;coupling top surfaces of the plurality of second dies to a carrier;fully packaging the partially packaged plurality of second dies and plurality of first dies;removing the carrier; andseparating the fully packaged plurality of second dies and plurality of first dies.2. The method according to claim 1 , wherein fully packaging the partially packaged plurality of second dies and plurality of first dies comprises:forming a molding compound over the plurality of first dies and the carrier;reducing a thickness of the plurality of first dies and the molding compound, exposing conductive features formed within the plurality of first dies;coupling a wiring structure to the exposed conductive features of the plurality of first dies; andforming a plurality of conductive bumps on the wiring structure.3. The method according to claim 2 , wherein coupling the wiring structure comprises forming a redistribution layer (RDL).4. The method according to claim 2 , wherein the conductive features formed ...

Automatic slide loading device for micro array scanner and its methods of use

An automatic slide loading device for microarray scanner comprises slide holders ( 1 ), a carrier device ( 2 ) and a positioning chamber ( 3 ), wherein the slide holder ( 1 ) can hold microarray slides ( 6 ) and the slide holder ( 1 ) is placed out of the scanning platform of the microarray scanner when the microarray scanner is in off work state, wherein the carrier device ( 2 ) is connected to the positioning chamber ( 3 ) and the carrier device ( 2 ) can load the slide holder ( 1 ) into the positioning chamber ( 3 ), wherein the positioning chamber ( 3 ) is placed above the scanning platform of the microarray scanner and is used to precisely locate the working surface of the microarray slides ( 6 ) in the slide holder ( 1 ).

Methods for Molding Integrated Circuits

A method includes molding a polymer onto a package component. The step of molding includes a first molding stage performed at a first temperature, and a second molding stage performed at a second temperature different from the first temperature. 1. A method comprising: a first molding stage performed at a first temperature; and', 'a second molding stage performed at a second temperature different from the first temperature., 'molding a polymer onto a package component, wherein the step of molding comprises2. The method of claim 1 , wherein the first temperature is lower than a gel temperature of the polymer claim 1 , and wherein the second temperature is higher than the gel temperature of the polymer.3. The method of claim 1 , wherein the step of molding further comprises:dispensing the polymer onto the package component;pressing the polymer using a mold to spread the polymer, wherein during a period of time starting from a first time point the mold is in contact with the polymer and ending at a second time point the polymer is fully spread, the mold is maintained at, or below, the first temperature; andafter the polymer is fully spread, heating the mold to the second temperature.4. The method of further comprising claim 3 , after the second molding stage claim 3 , and without removing the mold from the polymer claim 3 , cooling the polymer.5. The method of claim 4 , wherein the step of cooling the polymer is performed by conducting a coolant into a pipe built in the mold.6. The method of claim 1 , wherein the second temperature is higher than the first temperature by a temperature difference greater than about 2° C.7. The method of claim 1 , wherein during the first molding stage claim 1 , a first current is conducted to a heating element in an mold claim 1 , wherein the mold is used to heat the polymer claim 1 , and wherein during the second molding stage claim 1 , a second current higher than the first current is conducted to the heating element.8. A method ...

PROCESS FOR FORMING SEMICONDUCTOR STRUCTURE

A method for forming a semiconductor structure. A semiconductor substrate including a plurality of dies mounted thereon is provided. The substrate includes a first portion proximate to the dies and a second portion distal to the dies. In some embodiments, the first portion may include front side metallization. The second portion of the substrate is thinned and a plurality of conductive through substrate vias (TSVs) is formed in the second portion of the substrate after the thinning operation. Prior to thinning, the second portion may not contain metallization. In one embodiment, the substrate may be a silicon interposer. Further back side metallization may be formed to electrically connect the TSVs to other packaging substrates or printed circuit boards. 1. A method for fabricating a semiconductor structure comprising:providing a semiconductor substrate including a plurality of dies mounted thereon, the substrate including a first portion proximate to the dies and a second portion distal to the dies;thinning the second portion of the substrate; andforming a plurality of conductive through substrate vias (TSVs) in the second portion of the substrate after thinning2. The method of claim 1 , wherein the first portion of the substrate includes front side metallization electrically connected to the dies.3. The method of claim 2 , wherein the front side metallization includes redistribution layer interconnects.4. The method of claim 1 , wherein prior to the thinning step claim 1 , the second portion does not contain metallization.5. The method of claim 1 , further comprising filling interstitial spaces between the dies with a molding compound before the thinning step.6. The method of claim 1 , further comprising attaching a temporary carrier to dies for handling the semiconductor structure before the thinning step.7. The method of claim 1 , wherein the substrate has a total thickness of less than 100 microns after the thinning step.8. The method of claim 1 , further ...

Structures and Formation Methods of Packages with Heat Sinks

A device includes a package component, and a die over and bonded to the package component. The die includes a substrate. A heat sink is disposed over and bonded to a back surface of the substrate through direct bonding. 1. A device comprising:a first package component;a die over and bonded to the first package component, wherein the die comprises a substrate; anda heat sink over and bonded to a back surface of the substrate.2. The device of claim 1 , wherein the heat sink comprises silicon claim 1 , and wherein a surface of the silicon is in physical contact with the back surface of the substrate of the die.3. The device of claim 2 , wherein the substrate of the die comprises silicon claim 2 , and wherein the bonding of the heat sink and the substrate comprises silicon-to-silicon bonding.4. The device of further comprising a molding material encircling the die claim 1 , wherein the molding material comprises edges aligned to corresponding edges of the heat sink claim 1 , and wherein the edges of the molding material are further aligned to corresponding edges of the first package component.5. The device of claim 1 , wherein the first package component further comprises:an additional substrate;through vias penetrating through the additional substrate and electrically coupled to the die; andconnectors at a bottom surface of the first package component, wherein the connectors and the die are on opposite sides of the first package component.6. The device of further comprising a second package component claim 5 , wherein the first package component and the second package component are bonded to each other through the connectors.7. A device comprising:a first package component;a die over and bonded to the first package component, wherein the die comprises a silicon substrate; anda heat sink over and bonded to a back surface of the silicon substrate, wherein the heat sink comprises a plurality of pillars separated from each other by trenches, and wherein the silicon ...

MECHANISMS FOR CONTROLLING BUMP HEIGHT VARIATION

The mechanisms for forming bumps on packaged dies and package substrates reduce variation of bump heights across the packaged dies and packaged substrates. Bumps are designed to have different widths to counter the higher plating current near edge(s) of dies or substrates. Bump sizes can be divided into different zones depending on the bump patterns and densities across the packaged die and/or substrates. Smaller bumps near edges reduce the thickness of plated film(s), which would have been thicker due to being near the edges. As a result, the bump heights across the packaged dies and/or substrates can be kept significantly constant and chip package can be properly formed. 1. A chip package , comprising:a packaged chip;a substrate; anda plurality of bump structures between the packaged chip and the substrate, wherein bump structures near an edge of the chip package have widths smaller than bumps structures near a center of the chip package by an amount ranging from about 5% to about 50%.2. The chip package of claim 1 , wherein each of the plurality of bump structures comprises a copper layer claim 1 , a metal layer claim 1 , and a solder layer wherein the metal layer is between the copper layer and the solder layer.3. The chip package of claim 1 , wherein the substrate is an interposer.4. The chip package of claim 1 , wherein the plurality of bump structures are divided into two or more zones and bump structures in each of the two or more zones have substantially the same width.5. The chip package of claim 4 , wherein the bump structures near the edge of the chip package are in one zone of the two or more zones claim 4 , and wherein the bump structures near the center of the chip package are in another zone of the two or more zones.6. The chip package of claim 1 , wherein the plurality of bump structures are formed by bonding bumps on the chip package with bumps on the substrate.7. The chip package of claim 1 , wherein the plurality of bump structures include copper ...

SURFACE METAL WIRING STRUCTURE FOR AN IC SUBSTRATE

A surface metal wiring structure for a substrate includes one or more functional μbumps formed of a first metal and an electrical test pad formed of a second metal for receiving an electrical test probe and electrically connected to the one or more functional μbumps. The surface metal wiring structure also includes a plurality of sacrificial μbumps formed of the first metal that are electrically connected to the electrical test pads, where the sacrificial μbumps are positioned closer to the electrical test pad than the one or more functional μbumps. 1. A surface metal wiring structure for a substrate comprising:one or more functional μbumps formed of a first metal;an electrical test pad formed of a second metal for receiving an electrical test probe and electrically connected to the one or more functional μbumps, wherein the first and second metal are different;a plurality of sacrificial μbumps formed of the first metal and electrically connected to the electrical test pads, wherein the sacrificial μbumps are positioned closer to the electrical test pad than the one or more functional μbumps.2. The surface metal wiring structure according to claim 1 , wherein the first metal is copper.3. The surface metal wiring structure according to claim 1 , wherein the second metal is aluminum or an aluminum alloy.4. The surface metal wiring structure according to claim 1 , wherein the sacrificial μbumps are positioned closer to the electrical test pad than the one or more functional μbumps by about 3% to 97%.5. The surface metal wiring structure according to claim 1 , wherein the sacrificial μbumps are positioned closer to the electrical test pad than the one or more functional μbumps by about 70%.6. The surface metal wiring structure according to claim 1 , further wherein each of the plurality of sacrificial μbumps has up to 10% larger surface area than the one or more functional μbumps.7. The surface metal wiring structure according to claim 1 , further wherein each of the ...

Packaging Methods, Material Dispensing Methods and Apparatuses, and Automated Measurement Systems

Packaging methods, material dispensing methods and apparatuses, and automatic measurement systems are disclosed. In one embodiment, a method of packaging semiconductor devices includes coupling a second die to a top surface of a first die, dispensing a first amount of underfill material between the first die and the second die, and capturing an image of the underfill material. Based on the image captured, a second amount or no additional amount of underfill material is dispensed between the first die and the second die.

UNDERFILL CURING METHOD USING CARRIER

A method includes bonding a carrier over a top die. The method further includes curing an underfill disposed between a substrate and the top die. The method further includes applying a force over the carrier during the curing. The method further includes removing the carrier from the top die. 1. A method , comprising:bonding a carrier over a top die;curing an underfill disposed between a substrate and the top die;applying a force over the carrier during the curing; andremoving the carrier from the top die.2. The method of claim 1 , wherein a coefficient of thermal expansion (CTE) of the carrier is greater than a CTE of the substrate.3. The method of claim 1 , further comprising dispensing the underfill between the top die and the substrate.4. The method of claim 1 , further comprising forming an adhesive layer over the top die or under the carrier.5. The method of claim 4 , further comprising cleaning the adhesive layer after removing the carrier from the top die.6. The method of claim 5 , wherein the cleaning is performed using a wet clean process.7. The method of claim 4 , wherein the adhesive layer is peeled off using a wafer tape after removing the carrier from the top die.8. The method of claim 1 , further comprising applying a release layer to the carrier.9. The method of claim 8 , wherein the release layer comprises a light to heat conversion (LTHC) material.10. The method of claim 8 , further comprising decomposing the release layer using a laser prior to removing the carrier.11. The method of claim 1 , wherein the force ranges from about 1000 N to about 8000 N.12. The method of claim 1 , wherein the curing is performed at a temperature ranging from about 80° C. to about 200° C.13. The method of claim 1 , wherein the curing is performed for a time period ranging from about 30 minutes to about 20 hours.14. A method claim 1 , comprising:bonding a carrier over a top die;dispensing an underfill between the top die and a substrate wherein a coefficient of thermal ...

Probing Chips during Package Formation

A method includes bonding a first package component on a first surface of a second package component, and probing the first package component and the second package component from a second surface of the second package component. The step of probing is performed by probing through connectors on the second surface of the second package component. The connectors are coupled to the first package component. After the step of probing, a third package component is bonded on the first surface of the second package component.

Methods for Forming Silicon-Based Hermetic Thermal Solutions

A method includes forming a first oxide layer on a surface of an integrated heat spreader, and forming a second oxide layer on top surfaces of fins, wherein the fins are parts of a heat sink. The integrated heat spreader is bonded to the heat sink through the bonding of the first oxide layer to the second oxide layer. 1. A method comprising:forming a first oxide layer on a surface of an integrated heat spreader;forming a second oxide layer on top surfaces of fins, wherein the fins are parts of a heat sink; andbonding the integrated heat spreader to the heat sink by bonding the first oxide layer to the second oxide layer.2. The method of further comprising attaching a die to the heat sink through an adhesive claim 1 , wherein the adhesive is attached to a bottom surface of the heat sink claim 1 , with the bottom surface being opposite to the top surfaces of the fins.3. The method of claim 2 , wherein the step of forming the second oxide layer is performed after the die is attached to the heat sink.4. The method of claim 1 , wherein the heat sink comprises a plurality of trenches interconnected to each other and separated by the fins claim 1 , wherein the integrated heat spreader seals the plurality of trenches claim 1 , and wherein the method further comprises forming holes in the integrated heat spreader and connected to the plurality of trenches.5. The method of further comprising installing pipes on the integrated heat spreader claim 4 , wherein inner spaces of the pipes are connected to the plurality of trenches.6. The method of claim 4 , wherein the step of forming the first oxide layer comprises:forming the first oxide layer as a blanket layer on the surface of the integrated heat spreader; andpatterning the first oxide layer, wherein after the step of bonding the integrated heat spreader to the heat sink, portions of the surface of the integrated heat spreader are exposed to the plurality of trenches, with no portion of the first oxide layer therebetween.7. ...

Apparatus For Dicing Interposer Assembly

Apparatus for performing dicing of die on wafer interposers. Apparatuses are disclosed for use with the methods of dicing an interposer having integrated circuit dies mounted thereon. An apparatus includes a wafer carrier mounted in a frame and having a size corresponding to a silicon interposer, a fixture mounted to the wafer carrier and comprising a layer of material to provide mechanical support to the die side of the silicon interposer, the fixture being patterned to fill spaces between integrated circuit dies mounted on an interposer; and an adhesive tape disposed on a surface of the fixture for adhering to the surface of a silicon interposer. Additional alternative apparatuses are disclosed. 1. An apparatus , comprising:a plurality of integrated circuit dies mounted on a die side surface of an interposer, the integrated circuit dies having gaps between them;external connectors mounted on an opposite side of the interposer; andspacers disposed in the gaps between the integrated circuit dies on the die side of the interposer.2. The apparatus of claim 1 , further comprising a tape layer between the spacers and the interposer.3. The apparatus of claim 1 , wherein the interposer is one selected from the group consisting of a silicon substrate and a glass substrate.4. The apparatus of claim 3 , wherein the interposer further comprises through silicon vias extending from the die side surface to an opposite surface of the interposer.5. The apparatus of claim 1 , wherein the interposer further comprises a plurality of board level connections formed on a surface on a surface of the interposer opposite the die side surface.6. The apparatus of claim 5 , wherein the plurality of board level connections further comprises a plurality of solder balls.7. The apparatus of claim 6 , wherein the plurality of board level connections further comprises copper posts.8. The apparatus of claim 7 , wherein the copper posts further comprise a plating on an exterior surface.9. The ...

Through Silicon Via with Embedded Barrier Pad

A system and method are disclosed for providing a through silicon via (TSV) with a barrier pad deposited below the top surface of the TSV, the top surface having reduced topographic variations. A bottom TSV pad is deposited into a via and then polished so the top surface is below the substrate top surface. A barrier pad is then deposited in the via, and a top TSV pad deposited on the barrier pad. The top TSV barrier pad is polished to bring the top surface of the top TSV pad about level with the substrate. The barrier pad may be less than about 1 microns thick, and the top TSV pad may be less than about 6 microns thick. The barrier pad may be a dissimilar metal from the top and bottom TSV pads, and may be selected from a group comprising titanium, tantalum, cobalt, nickel and the like. 1. An embedded interconnect apparatus comprising:an electrically insulating substrate having a plurality of vias disposed therein;a bottom through silicon via (TSV) pad disposed within a via and filling the length and width of the via;a barrier pad disposed on the top surface of the bottom TSV pad, the top surface of the barrier pad below the target surface of the substrate and the barrier pad; and wherein the top TSV pad has a thickness associated with predetermined maximum surface topography variation; and', 'wherein the barrier pad has a thickness sufficient to prevent the bottom TSV pad from affecting the crystal growth of a top TSV section, and having sufficient thinness to prevent barrier pad surface topography variations greater than a predetermined size., 'a top TSV pad disposed on the top surface of the barrier pad;'}2. The apparatus of claim 1 , wherein the barrier pad material is selected from a group consisting of tantalum claim 1 , titanium claim 1 , cobalt claim 1 , nickel.3. The apparatus of claim 2 , wherein the bottom TSV pad is copper.4. The apparatus of claim 1 , wherein the barrier pad has a thickness less than about 1 micron.5. The apparatus of claim 1 , wherein ...

WAFER-LEVEL PACKAGING MECHANISMS

The embodiments of mechanisms of wafer-level packaging (WLP) described above utilize a planarization stop layer to determine an end-point of the removal of excess molding compound prior to formation of redistribution lines (RDLs). Such mechanisms of WLP are used to implement fan-out and multi-chip packaging. The mechanisms are also usable to manufacture a package including chips (or dies) with different types of external connections. For example, a die with pre-formed bumps can be packaged with a die without pre-formed bumps. 19-. (canceled)10. A method of forming a semiconductor package , comprising:providing a carrier with an adhesive layer disposed thereon;providing a die comprising a substrate, wherein a plurality of bond pads are formed over the substrate, and wherein a planarization stop layer is formed over the plurality of bond pads;placing the die on the adhesive layer;forming a molding compound to cover the die, wherein the molding compound surrounds the die;planarizing the molding compound until the planarization stop layer is exposed;removing the planarization stop layer; andforming redistribution lines over the die, wherein the redistribution lines electrically connect to the at least one of the plurality of bond pads.11. The method of claim 10 , wherein the planarization stop layer has a thickness in a range from about 5 μm to about 100 μm.12. The method of claim 10 , wherein the planarization stop layer has a first planarization rate lower than a second planarization rate of the molding compound during the performance of the planarizing the molding compound.13. The method of claim 10 , wherein an end point of the performance of the planarizing the molding compound is determined by detecting a change in resistance by a planarization tool claim 10 , wherein the change in resistance is caused by lower Young's modulus of the planarization stop layer in comparison to the molding compound.14. The method of claim 10 , wherein the planarization stop layer is ...

Three-Dimensional Integrated Circuit (3DIC)

An embodiment 3DIC device includes a semiconductor chip, a die, and a polymer. The semiconductor chip includes a semiconductor substrate, wherein the semiconductor substrate comprises a first edge, and a low-k dielectric layer over the semiconductor substrate. The die is disposed over and bonded to the semiconductor chip. The polymer is molded onto the semiconductor chip and the die. The polymer includes a portion level with the low-k dielectric layer, wherein the portion of the polymer comprises a second edge vertically aligned to the first edge of the semiconductor substrate and a third edge contacting the low-k dielectric layer, wherein the second and the third edges are opposite edges of the portion of the polymer. 1. A device comprising: a semiconductor substrate, wherein the semiconductor substrate comprises a first edge; and', 'a low-k dielectric layer over the semiconductor substrate;, 'a semiconductor chip comprisinga die over and bonded to the semiconductor chip; and a second edge vertically aligned to the first edge of the semiconductor substrate; and', 'a third edge contacting the low-k dielectric layer, wherein the second and the third edges are opposite edges of the portion of the polymer., 'a polymer molded onto the semiconductor chip and the die, wherein the polymer comprises a portion level with the low-k dielectric layer, and wherein the portion of the polymer comprises2. The device of claim 1 , wherein the portion of the polymer comprises an end in physical contact with the semiconductor substrate.3. The device of claim 1 , wherein an interface between the portion of the polymer and the semiconductor substrate is substantially level with a surface of the semiconductor substrate that is directly underlying the low-k dielectric layer.4. The device of claim 1 , wherein an interface between the portion of the polymer and the semiconductor substrate is lower than a surface of the semiconductor substrate that is directly underlying the low-k dielectric ...

Embedded 3D Interposer Structure

A device includes an interposer, which includes a substrate; and at least one dielectric layer over the substrate. A plurality of through-substrate vias (TSVs) penetrate through the substrate. A first metal bump is in the at least one dielectric layer and electrically coupled to the plurality of TSVs. A second metal bump is over the at least one dielectric layer. A die is embedded in the at least one dielectric layer and bonded to the first metal bump. 1. A method comprising:attaching a first device die onto a top surface of a substrate, wherein a plurality of TSVs extends into an intermediate level of the substrate, with the intermediate level being between the top surface and a bottom surface of the substrate;forming a dielectric layer to cover the first device die and the substrate, with bond pads of the first device die facing up;forming vias extending from a top surface of the dielectric layer into the dielectric layer, wherein the vias are electrically coupled to the bond pads of the first die and the plurality of TSVs;forming a first plurality of metal bumps over and electrically coupled to the vias;grinding a bottom side of the substrate to expose the plurality of TSVs; andforming a second plurality of metal bumps underlying and electrically coupled to the plurality of TSVs.2. The method of claim 1 , wherein the dielectric layer has a flat top surface higher than the bond pads of the first device die claim 1 , and wherein the step of forming the vias comprises etching the dielectric layer.3. The method of further comprising claim 1 , before the step of forming the second plurality of metal bumps claim 1 , bonding a second device die to the first plurality of metal bumps.4. The method of further comprising claim 3 , before the step of forming the second plurality of metal bumps and after the step of bonding the second device die claim 3 , molding the second device die in a molding material.5. The method of claim 3 , wherein the vias comprise a first portion ...

Semiconductor Molding Chamber

A system and method for a semiconductor molding chamber is disclosed. An embodiment comprises a top molding portion and a bottom molding portion that form a cavity between them into which a semiconductor wafer is placed. The semiconductor molding chamber has a first set of vacuum tubes which hold and fix the position of the semiconductor wafer and a second set of vacuum tubes which evacuate the cavity of extraneous ambient gasses. The encapsulant may then be placed over the semiconductor wafer in order to encapsulate the semiconductor wafer. 1. A method for encapsulating a semiconductor device , the method comprising:providing a semiconductor device with a top surface and a bottom surface;positioning the bottom surface adjacent to a first mold portion;reducing a pressure along the bottom surface to affix the bottom surface to the first mold portion;positioning a second mold portion over the first mold portion and the semiconductor device, the second mold portion and the first mold portion defining a cavity enclosing the semiconductor device;evacuating gasses adjacent to the top surface of the semiconductor device through a first vacuum hole; andapplying an encapsulant to the top surface of the semiconductor device.2. The method of claim 1 , further comprising ejecting the semiconductor device after the applying the encapsulant claim 1 , the ejecting being performed by engaging ejection pins located in the first mold portion.3. The method of claim 1 , wherein a release film is located on the second mold portion.4. The method of claim 1 , wherein the reducing the pressure along the bottom surface is performed by evacuating an ambient atmosphere through a second vacuum hole located through the first mold portion.5. The method of claim 1 , further comprising curing the encapsulant.6. The method of claim 1 , wherein the first mold portion comprises a separation component which separates a first pressure region adjacent to the bottom surface and a second pressure region ...

Plating Process and Structure

A system and method for plating a contact connected to a test pad is provided. An embodiment comprises inserting a blocking material into vias between the contact and the test pad. In another embodiment a blocking structure may be inserted between the contact and the test pad. In yet another embodiment a blocking layer may be inserted into a contact stack. Once the blocking material, the blocking structure, or the blocking layer have been formed, the contact may be plated, with the blocking material, the blocking structure, or the blocking layer reducing or preventing degradation of the test pad due to galvanic effects. 1. A method of manufacturing a semiconductor device , the method comprising:forming at least one via over a substrate;forming a contact on the substrate, the contact comprising a first material with a first reduction potential, the first reduction potential being at a first end of a range of reduction potentials; andforming a test pad on the substrate, wherein the at least one via is located in an electrical pathway between the contact and the test pad, the test pad comprising a second material with a second reduction potential different from the first reduction potential, the second reduction potential being at a second end of the range of reduction potentials, wherein the at least one via comprises a third material with a third reduction potential outside of the range of reduction potentials.2. The method of claim 1 , wherein the third reduction potential is greater than the second reduction potential.3. The method of claim 1 , wherein the third reduction potential is lower than the first reduction potential.4. The method of claim 1 , wherein the first material comprises copper and the second material comprises aluminum.5. The method of claim 4 , wherein the third material comprises magnesium.6. The method of claim 4 , wherein the third material comprises platinum.7. The method of claim 1 , further comprising forming a redistribution line over the ...

Reconfigurable Guide Pin Design for Centering Wafers Having Different Sizes

An apparatus includes a robot arm, and a plurality of guide pins mounted on the robot arm. Each of the plurality of guide pins includes a plurality of wafer supports at different levels, with each of the plurality of wafer supports configured to support and center a wafer having a size different from wafers configured to be supported and centered by remaining ones of the plurality of wafer supports 1. An apparatus comprising:a robot arm; anda plurality of guide pins mounted on the robot arm, wherein each of the plurality of guide pins comprises a plurality of wafer supports at different levels, with each of the plurality of wafer supports configured to support and center a wafer having a size different from wafers configured to be supported and centered by remaining ones of the plurality of wafer supports.2. The apparatus of claim 1 , wherein each of the plurality of guide pins comprises a slanted portion and parallel portions not vertical to the slanted portion claim 1 , with the parallel portions attached to the slanted portion.3. The apparatus of claim 1 , wherein upper ones of the plurality of wafer supports are configured to support and center wafers having greater diameters than lower ones of the plurality of wafer supports.4. The apparatus of claim 1 , wherein the robot arm is a part of process robot arm (PRA) module.5. The apparatus of claim 1 , wherein the robot arm comprises arc arms claim 1 , and wherein two of the plurality of guide pins are secured onto the arc arms of the robot arm.6. The apparatus of further comprising:a base, wherein at least one of the plurality of guide pins is mounted to the base, and wherein the arc arms are attached to the base.7. The apparatus of claim 1 , wherein each of the plurality of guide pins comprises:a wafer supporting portion configured to support a wafer, the wafer supporting portion having a top surface parallel to a major surface of the wafer;a slanted portion attached to the wafer supporting portion, the slanted ...

3DIC Stacking Device and Method of Manufacture

A system and method for stacking semiconductor devices in three dimensions is provided. In an embodiment two or more semiconductor dies are attached to a carrier and encapsulated. Connections of the two or more semiconductor dies are exposed, and the two or more semiconductor dies may be thinned to form connections on an opposite side. Additional semiconductor dies may then be placed in either an offset or overhanging position. 1. A method for forming a device comprising:placing one or more bottom dies on a first carrier wafer;forming a first molding compound between the one or more bottom dies such that electrical contacts on the one or more bottom dies are exposed;attaching the one or more bottom dies and the first molding compound to a second carrier wafer;thinning the one or more bottom dies to expose through vias formed through the one or more bottom dies;forming electrical contacts to the through vias along a backside of the one or more bottom dies; andattaching one or more top dies to the one or more bottom dies.2. The method of claim 1 , wherein the first molding compound covers a bottom side of the one or more bottom dies.3. The method of claim 1 , wherein the forming a first molding compound comprises thinning the first molding compound to expose the electrical contacts on the one or more bottom dies.4. The method of claim 1 , further comprising forming a redistribution layer formed over the one or more bottom dies.5. The method of claim 4 , wherein the redistribution layer extends over the first molding compound.6. The method of claim 1 , further comprising a second molding compound formed over the one or more top dies.7. A method of manufacturing a semiconductor device claim 1 , the method comprising:attaching a first semiconductor die to a carrier, the first semiconductor die comprising first external contacts;attaching a second semiconductor die to the carrier, the second semiconductor die comprising second external contacts;encapsulating the first ...

System and Method for Through Silicon Via Yield

The present disclosure provides one embodiment of an integrated circuit (IC) fabrication method to form an IC structure having one or more through silicon via (TSV) features. The IC fabrication method includes performing a plurality of processing steps; collecting physical metrology data from the plurality of processing steps; collecting virtual metrology data from the plurality of processing steps based on the physical metrology data; generating a yield prediction to the IC structure based on the physical metrology data and the virtual metrology data; and identifying an action at an earlier processing step based on the yield prediction. 1. An integrated circuit (IC) fabrication method to form an IC structure having one or more through silicon via (TSV) features , comprising:performing a plurality of processing steps;collecting physical metrology data from the plurality of processing steps;collecting virtual metrology data from the plurality of processing steps based on the physical metrology data;generating a yield prediction to the IC structure based on the physical metrology data and the virtual metrology data; andidentifying an action at an earlier processing step based on the yield prediction.2. The IC fabrication method of claim 1 , wherein the action includes one selected from a group consisting of scraping claim 1 , rework claim 1 , feeding-forward to a later processing step claim 1 , feeding-back to tune processing parameters of an earlier processing step claim 1 , marking a failed die claim 1 , and combination thereof.3. The IC fabrication method of claim 2 , wherein the plurality of processing steps include via etching claim 2 , grinding claim 2 , and recessing.4. The IC fabrication method of claim 3 , wherein:the earlier processing step includes the via etching; andthe later processing step includes one of the grinding and the recessing.5. The IC fabrication method of claim 3 , wherein the rework includes performing another via etching process.6. The IC ...

CIS Chips and Methods for Forming the Same

A device includes a semiconductor substrate, an image sensor at a front surface of the semiconductor substrate, and a plurality of dielectric layers over the image sensor. A color filter and a micro lens are disposed over the plurality of dielectric layers and aligned to the image sensor. A through via penetrates through the semiconductor substrate. A Redistribution Line (RDL) is disposed over the plurality of dielectric layers, wherein the RDL is electrically coupled to the through via. A polymer layer covers the RDL. 1. A device comprising:a semiconductor substrate;an image sensor at a front surface of the semiconductor substrate;a plurality of dielectric layers over the image sensor;a through via penetrating through the semiconductor substrate;a first Redistribution Line (RDL) over the plurality of dielectric layers, wherein the RDL is electrically coupled to the through via; anda polymer layer covering the first RDL.2. The device of claim 1 , wherein the polymer layer contacts a top surface and sidewalls of the first RDL.3. The device of claim 1 , wherein the polymer layer comprises a photo sensitive polymer.4. The device of further comprising:a micro lens over the plurality of dielectric layer; andan oxide layer over the micro lens.5. The device of claim 4 , wherein the oxide layer further comprises portions on a top surface of the polymer layer.6. The device of claim 4 , wherein the polymer layer is free from portions overlapping the micro lens.7. The device of claim 1 , wherein the through via further penetrates through the plurality of dielectric layers claim 1 , and wherein a top end of the through via contacts the first RDL8. The device of further comprising:a second RDL on a backside of the semiconductor substrate; andan electrical connector on the backside of the semiconductor substrate, wherein the electrical connector is electrically coupled to the second RDL and the through via.9. A device comprising:a semiconductor substrate;an image sensor array at ...

SOLDER BUMP FOR BALL GRID ARRAY

A solder bump structure for a ball grid array (BGA) includes at least one under bump metal (UBM) layer and a solder bump formed over the at least one UBM layer. The solder bump has a bump width and a bump height and the ratio of the bump height over the bump width is less than 1. 1. A solder bump structure for a ball grid array (BGA) , comprising:at least one under bump metal (UBM) layer;a solder bump formed over the at least one UBM layer, the solder bump having a bump width and a bump height, wherein a ratio of the bump height over the bump width is less than 1;at least one non-metallic core inside the solder bump; anda conductive layer surrounding the at least one non-metallic core, wherein the solder bump surrounds the conductive layer.2. (canceled)3. (canceled)4. The structure of claim 1 , wherein the at least one non-metallic core comprises plastic.5. The structure of claim 1 , further comprising a copper layer between the at least one UBM layer and the solder bump.6. The structure of claim 1 , wherein the solder bump is lead-free.7. The structure of claim 1 , wherein the at least one UBM layer comprises a first layer and a second layer.8. The structure of claim 7 , wherein the first layer comprises Ti claim 7 , W claim 7 , Cr claim 7 , TiW claim 7 , or any combination thereof.9. The structure of claim 7 , wherein the second layer comprises Cu claim 7 , Ni claim 7 , Ni—V alloy claim 7 , or any combination thereof.10. A method of forming a solder bump structure for a ball grid array (BGA) claim 7 , comprising:forming at least one under bump metal (UBM) layer over a substrate;forming a solder bump over the at least one UBM layer, wherein the solder bump has a bump width and a bump height and a ratio of the bump height over the bump width is less than 1; and placing the non-metallic core atop the solder bump; and', 'reflowing the solder bump., 'forming at least one non-metallic core inside the solder bump, wherein forming the at least one non-metallic core ...

Apparatus and Methods for Molding Die on Wafer Interposers

Methods and apparatus for performing molding on die on wafer interposers. A method includes receiving an interposer assembly having a die side and an opposite side including two or more integrated circuit dies mounted on the die side of the interposer, the interposer assembly having spaces formed on the die side of the interposer between the two or more integrated circuit dies; mounting at least one stress relief feature on the die side of the interposer assembly in one of the spaces between the two or more integrated circuit dies; and molding the integrated circuit dies using a mold compound, the mold compound surrounding the two or more integrated circuit dies and the at least one stress relief feature. An apparatus is disclosed having integrated circuits mounted on a die side of an interposer, stress relief features between the integrated circuits and mold compound over the integrated circuits. 1. A method , comprising:forming through vias in a wafer having a die side and an opposite side;mounting a plurality of integrated circuit dies on the die side of the wafer, the integrated circuit dies having gaps adjacent ones of the plurality of integrated circuit dies;molding the plurality of integrated circuit dies and the die side of the wafer with a mold compound;dicing the mold compound to form at least one stress relief trench extending into the mold compound in at least one of the gaps; anddispensing stress relief material different from the mold compound into the at least one stress relief trench to form at least one stress relief feature.2. The method of claim 1 , and further comprising:performing a top grind operation on the mold compound until a top surface of at least one of the integrated circuit dies is exposed.3. The method of claim 1 , and further comprising:performing a backgrind operation on the opposite side of the wafer to thin the wafer to a thickness less than 200 microns.4. The method of claim 1 , wherein dispensing the stress relief material ...

Packaging Structures and Methods with a Metal Pillar

A package component is free from active devices therein. The package component includes a substrate, a through-via in the substrate, a top dielectric layer over the substrate, and a metal pillar having a top surface over a top surface of the top dielectric layer. The metal pillar is electrically coupled to the through-via. A diffusion barrier is over the top surface of the metal pillar. A solder cap is disposed over the diffusion barrier.

Carrier Warpage Control for Three Dimensional Integrated Circuit (3DIC) Stacking

An embodiment method of forming a package-on-package (PoP) device includes temporarily mounting a substrate on a carrier, stacking a first die on the substrate, at least one of the die and the substrate having a coefficient of thermal expansion mismatch relative to the carrier, and stacking a second die on the first die. The substrate may be formed from one of an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate, and a laminate substrate. 1. A method of forming a package-on-package (PoP) device , comprising:temporarily mounting a substrate on a carrier;stacking a first die on the substrate, at least one of the first die and the substrate having a coefficient of thermal expansion mismatch relative to the carrier; andstacking a second die on the first die.2. The method of claim 1 , wherein the substrate is formed from one of an organic substrate claim 1 , a ceramic substrate claim 1 , a silicon substrate claim 1 , a glass substrate claim 1 , and a laminate substrate.3. The method of claim 1 , wherein the substrate is formed from one of an epoxy and a resin.4. The method of claim 1 , further comprising temporarily mounting the substrate on the carrier using glue.5. The method of claim 1 , further comprising horizontally offsetting the second die relative to the first die to provide the second die with an overhang.6. The method of claim 1 , further comprising performing a pressure anneal on the substrate using a pressure anneal cap prior to the first and second dies being stacked.7. The method of claim 1 , further comprising flowing an underfill material between the first die and the substrate only.8. The method of claim 1 , further comprising flowing an underfill material between the first die and the second die only.9. The method of claim 1 , further comprising forming a molding material over exposed portions of the organic substrate claim 1 , the first die claim 1 , and the second die.10. The method of claim 1 , further comprising ...

THREE DIMENSIONAL (3D) FAN-OUT PACKAGING MECHANISMS

The mechanisms of forming a semiconductor device package described above provide a low-cost manufacturing process due to the relative simple process flow. By forming an interconnecting structure with a redistribution layer(s) to enable bonding of one or more dies underneath a package structure, the warpage of the overall package is greatly reduced. In addition, interconnecting structure is formed without using a molding compound, which reduces particle contamination. The reduction of warpage and particle contamination improves yield. Further, the semiconductor device package formed has low form factor with one or more dies fit underneath a space between a package structure and an interconnecting structure. 1. A semiconductor package comprising:an interconnecting structure, wherein the interconnecting structure includes a redistribution layer (RDL);a semiconductor die bonded to the interconnecting structure by a first plurality of bonding structures, wherein the RDL of the interconnecting layer enables fan-out connection of the semiconductor die; anda package structure bonded to the interconnecting structure by a second plurality of bonding structures, wherein the semiconductor die is placed in a space between the package structure and the interconnecting structure.2. The semiconductor package of claim 1 , the interconnecting structure includes conductive structures surrounded by one or more dielectric layers.3. The semiconductor package of claim 2 , wherein the one of more dielectric layers are made of photo-sensitive polymers.4. The semiconductor package of claim 1 , wherein the interconnecting structure has a thickness equal to or less than about 30 μm.5. The semiconductor package of claim 1 , wherein a total thickness of the interconnecting structure and the package structure covered with a molding layer is in a range from about 350 μm to about 1050 μm.6. The semiconductor package of claim 1 , wherein a distance between a first surface of the package structure ...

Bump Structures for Semiconductor Package

A package structure includes a first substrate bonded to a second substrate by connecting metal pillars on the first substrate to connectors on the second substrate. A first metal pillar is formed overlying and electrically connected to a metal pad on a first region of the first substrate, and a second metal pillar is formed overlying a passivation layer in a second region of the first substrate. A first solder joint region is formed between metal pillar and the first connector, and a second solder joint region is formed between the second metal pillar and the second connector. The thickness of the first metal pillar is greater than the thickness of the second metal pillar. 1. A package structure , comprising:a first substrate having a first region and a second region and comprising a metal pad overlying the first substrate in the first region, a first metal pillar overlying the metal pad, a passivation layer overlying the first substrate in the second region, and a second metal pillar overlying the passivation layer in the second region; anda second substrate comprising a first connector and a second connector,wherein the first substrate is bonded to the second substrate, in which a first solder joint region is formed between the first metal pillar and the first connector, and a second solder joint region is formed between the second metal pillar and the second connector; andwherein the thickness of the first metal pillar is greater than the thickness of the second metal pillar.2. The package structure of claim 1 , wherein the thickness of the second solder joint region is greater than the thickness of the first solder joint region.3. The package structure of claim 1 , wherein the thickness of the second solder joint region is substantially equal to the thickness of the first solder joint region.4. The package structure of claim 1 , wherein the passivation layer is formed overlying the first substrate in the first region and comprises at least one opening exposing ...

Thermal Dissipation Through Seal Rings in 3DIC Structure

A package includes a die, which includes a semiconductor substrate, a plurality of through-vias penetrating through the semiconductor substrate, a seal ring overlapping and connected to the plurality of through-vias, and a plurality of electrical connectors underlying the semiconductor substrate and connected to the seal ring. An interposer is underlying and bonded to the die. The interposer includes a substrate, and a plurality of metal lines over the substrate. The plurality of metal lines is electrically coupled to the plurality of electrical connectors. Each of the plurality metal lines has a first portion overlapped by the first die, and a second portion misaligned with the die. A thermal conductive block encircles the die, and is mounted on the plurality of metal lines of the interposer. 1. A package comprising: a first semiconductor substrate;', 'a first plurality of through-vias penetrating through the first semiconductor substrate;', 'a first seal ring overlapping and connected to the first plurality of through-vias; and', 'a first plurality of electrical connectors underlying the semiconductor substrate and connected to the first seal ring;, 'a first die comprising a substrate; and', 'a plurality of metal lines over the substrate, wherein the plurality of metal lines is electrically coupled to the first plurality of electrical connectors, and wherein each of the plurality metal lines comprises a first portion overlapped by the first die, and a second portion misaligned with the first die; and, 'an interposer underlying and bonded to the first die, wherein the interposer comprisesa thermal conductive block encircling the first die, wherein the thermal conductive block is mounted on the plurality of metal lines of the interposer.2. The package of further comprising a thermal conductive adhesive layer claim 1 , wherein the thermal conductive adhesive layer comprises:a first portion overlapping the first die; anda second portion over and contacting a top ...

Thermal Dissipation Through Seal Rings in 3DIC Structure

A package includes a die, which includes a semiconductor substrate, a plurality of through-vias penetrating through the semiconductor substrate, a seal ring overlapping and connected to the plurality of through-vias, and a plurality of electrical connectors underlying the semiconductor substrate and connected to the seal ring. An interposer is underlying and bonded to the die. The interposer includes a substrate, and a plurality of metal lines over the substrate. The plurality of metal lines is electrically coupled to the plurality of electrical connectors. Each of the plurality metal lines has a first portion overlapped by the first die, and a second portion misaligned with the die. A heat spreader encircles the die and the interposer. A wire includes a first end bonded to one of the plurality of metal lines, and a second end bonded to the heat spreader. 1. A package comprising: a first semiconductor substrate;', 'a first plurality of through-vias penetrating through the first semiconductor substrate;', 'a first seal ring overlapping and connected to the first plurality of through-vias; and', 'a first plurality of electrical connectors underlying the semiconductor substrate and connected to the first seal ring; and, 'a first die comprising a seal-ring-comprising thermal path comprising a substrate; and', 'a plurality of metal lines over the substrate, wherein the plurality of metal lines is electrically coupled to the first plurality of electrical connectors of the first die, and wherein each of the plurality metal lines comprises a first portion overlapped by the first die, and a second portion misaligned with the first die;, 'an interposer underlying and bonded to the first die, wherein the interposer comprisesa first heat spreader encircling the first die and the interposer; anda wire comprising a first end bonded to one of the plurality of metal lines, and a second end bonded to the first heat spreader.2. The package of further comprising a thermal conductive ...

Thermal Dissipation Through Seal Rings in 3DIC Structure

A die includes a semiconductor substrate, a through-via penetrating through the semiconductor substrate, a seal ring overlying and connected to the through-via, and an electrical connector underlying the semiconductor substrate and electrically coupled to the seal ring through the through-via. 1. A package comprising: a first semiconductor substrate;', 'a first through-via penetrating through the first semiconductor substrate;', 'a first seal ring overlying and connected to the first through-via; and', 'a first electrical connector underlying the semiconductor substrate and electrically coupled to the first seal ring through the first through-via., 'a first die comprising2. The package of further comprising:a polymer layer at a top surface of the first die; anda second electrical connector overlying and electrically coupled to the first seal ring, wherein a top surface of the electrical connector is higher than a top surface of the polymer layer.3. The package of further comprising a second die overlying and bonded to the first die claim 2 , wherein the second die comprises:a second semiconductor substrate;a second through-via penetrating through the second semiconductor substrate;a second seal ring overlying and electrically connected to the second through-via; anda third electrical connector underlying the semiconductor substrate and electrically coupled to the second seal ring through the second through-via, wherein the third electrical connector is bonded to the second electrical connector.4. The package of further comprising a plurality of electrical connectors overlying and electrically coupled to the first seal ring claim 1 , wherein the plurality of electrical connectors are aligned to the first seal ring claim 1 , and are distributed with a substantially uniform pitch.5. The package of further comprising a package component underlying and bonded to the first claim 1 , die claim 1 , wherein the package component comprises:a metal line comprising a first ...

Novel three dimensional integrated circuits stacking approach

A semiconductor package and a method of forming a semiconductor package with one or more dies over an interposer die are provided. By forming a first redistribution structure over the interposer die with TSVs, the die(s) bonded to the interposer die can have edge(s) beyond the boundary of the interposer die. In addition, a second redistribution structure may be formed on the opposite surface of the interposer die from the redistribution structure. The second redistribution structure enables reconfiguration and fan-out of bonding structures for external connectors of the interposer die.

Germanium-Based CMOS Comprising Silicon Cap Formed Over PMOS Region Having A Thickness Less Than That Over NMOS Region

A semiconductor structure includes a germanium substrate having a first region and a second region. A first silicon cap is over the first region of the germanium substrate. A second silicon cap is over the second region of the germanium substrate, wherein a first thickness of the first silicon cap is less than a second thickness of the second silicon cap. A PMOS device includes a first gate dielectric over the first silicon cap. An NMOS device includes a second gate dielectric over the second silicon cap. 1. A method comprising:growing a first silicon cap over a germanium-containing substrate, wherein the germanium-containing substrate comprises a first portion and a second portion, and the first silicon cap is over the first portion of the germanium-containing substrate;oxidizing a top portion of the first silicon cap to form a silicon oxide layer;using the silicon oxide layer as a mask to grow a second silicon cap over a second portion of the germanium-containing substrate; andremoving the silicon oxide layer, wherein after the silicon oxide layer is removed, a first thickness of the first silicon cap is greater than a second thickness of the second silicon cap.2. The method of further comprising:forming a first gate dielectric over the first silicon cap;forming n-type source and drain regions on opposite sides of the first gate dielectric;forming a second gate dielectric over the second silicon cap; andforming p-type source and drain regions on opposite sides of the second gate dielectric.3. The method of further comprising:forming a silicon germanium region in the germanium-containing substrate and adjacent to the first gate dielectric, wherein the silicon germanium region has a germanium atomic percentage less than an atomic percentage of the germanium-containing substrate.4. The method of claim 1 , wherein the second silicon cap has a first thickness claim 1 , and wherein before the oxidizing claim 1 , the first silicon cap has a second thickness claim 1 , and ...

3DIC Stacking Device and Method of Manufacture

A system and method for stacking semiconductor devices in three dimensions is provided. In an embodiment two or more semiconductor dies are attached to a carrier and encapsulated. Connections of the two or more semiconductor dies are exposed, and the two or more semiconductor dies may be thinned to form connections on an opposite side. Additional semiconductor dies may then be placed in either an offset or overhanging position. 1. A semiconductor device comprising:a first semiconductor die encapsulated by a first encapsulant;at least one through substrate via extending through at least a portion of the first semiconductor die and being exposed on a first side of the first semiconductor die;first external connectors located on a second side of the first semiconductor die;a first redistribution layer in electrical connection with the first external connectors, the first redistribution layer extending over the first encapsulant; anda second semiconductor die in electrical connection with the at least one through substrate via, the second semiconductor die extending over the first encapsulant.2. The semiconductor device of claim 1 , further comprising;a third semiconductor die encapsulated by the first encapsulant; anda fourth semiconductor die in electrical connection with the third semiconductor die, the fourth semiconductor die extending over the first encapsulant.3. The semiconductor device of claim 2 , wherein the second semiconductor die and the fourth semiconductor die are encapsulated by a second encapsulant.4. The semiconductor device of claim 1 , further comprising a second redistribution layer in electrical connection with the at least one through substrate via claim 1 , the second redistribution layer extending over the first encapsulant.5. The semiconductor device of claim 1 , wherein the second semiconductor die is offset from the first semiconductor die.6. The semiconductor device of claim 5 , wherein the offset is between about 100 um and about 3 mm.7. ...

Fan-Out Package and Methods of Forming Thereof

An embodiment is a package including a molding compound laterally encapsulating a chip with a contact pad. A first dielectric layer is formed overlying the molding compound and the chip and has a first opening exposing the contact pad. A first metallization layer is formed overlying the first dielectric layer, in which the first metallization layer fills the first opening. A second dielectric layer is formed overlying the first metallization layer and the first dielectric layer and has a second opening over the first opening. A second metallization layer is formed overlying the second dielectric layer and formed in the second opening. 1. A package comprising:a chip comprising a substrate and a contact pad on the substrate;a molding compound laterally encapsulating the chip;a first dielectric layer overlying the molding compound and the chip and having a first opening exposing the contact pad;a first metallization layer overlying the first dielectric layer, wherein the first metallization layer fills the first opening and laterally extends over the molding compound;a second dielectric layer overlying the first metallization layer and the first dielectric layer and having a second opening over the first opening; anda second metallization layer overlying the second dielectric layer and electrically coupled to the first metallization layer through the second opening and laterally extends over the molding compound.2. The package of claim 1 , wherein the second metallization layer is formed in the second opening and physically contacts the first metallization layer.3. The package of claim 1 , wherein the second metallization layer lines a sidewall and a bottom of the second opening.4. The package of claim 1 , wherein the first metallization layer comprises a first seed layer and a first conductive layer formed on the first seed layer.5. The package of claim 4 , wherein the first seed layer comprises titanium and the first conductive layer comprises copper.6. The package ...

Integrated circuit packages and methods of forming same

An integrated circuit package and a method of forming the same are provided. A method includes forming a conductive column over a carrier. An integrated circuit die is attached to the carrier, the integrated circuit die being disposed adjacent the conductive column. An encapsulant is formed around the conductive column and the integrated circuit die. The carrier is removed to expose a first surface of the conductive column and a second surface of the encapsulant. A polymer material is formed over the first surface and the second surface. The polymer material is cured to form an annular-shaped structure. An inner edge of the annular-shaped structure overlaps the first surface in a plan view. An outer edge of the annular-shaped structure overlaps the second surface in the plan view.

METHOD FOR FORMING HYBRID BONDING WITH THROUGH SUBSTRATE VIA (TSV)

A method for forming a semiconductor device structure and method for forming the same are provided. The method includes hybrid bonding a first wafer and a second wafer to form a hybrid bonding structure, and the hybrid bonding structure comprises a metallic bonding interface and a polymer-to-polymer bonding structure. The method includes forming at least one through-substrate via (TSV) through the second wafer, and the TSV extends from a bottom surface of the second wafer to a top surface of the first wafer. 1. A method for forming a semiconductor device structure , comprising:hybrid bonding a first wafer and a second wafer to form a hybrid bonding structure, wherein the hybrid bonding structure comprises a metallic bonding interface and a polymer-to-polymer bonding structure; andforming at least one through-substrate via (TSV) through the second wafer, wherein the TSV extends from a bottom surface of the second wafer to a top surface of the first wafer.2. The method as claimed in claim 1 , further comprising:forming an interconnect structure over the bottom surface of the second wafer after forming the TSV, wherein the interconnect structure is electrically connected to a metallization structure of the first wafer.3. The method as claimed in claim 1 , wherein hybrid bonding the first wafer and the second wafer comprises:bonding a first conductive material of the first wafer to a second conductive material of the second wafer.4. The method as claimed in claim 3 , wherein hybrid bonding the first wafer and the second wafer further comprises:bonding a first polymer material of the first wafer to a second polymer material of the second wafer.5. The method as claimed in claim 1 , wherein hybrid bonding the first wafer and the second wafer further comprises:heating the first wafer and the second wafer to a first temperature such that the first polymer material and the second polymer material are intermixed; andheating the first wafer and the second wafer to a second ...

SEMICONDCUTOR PACKAGE AND MANUFACTURING METHOD THEREOF

A semiconductor package and a manufacturing method for the semiconductor package are provided. The semiconductor package has a redistribution layer, at least one die over the redistribution layer, through interlayer vias on the redistribution layer and aside the die and a molding compound encapsulating the die and the through interlayer vias disposed on the redistribution layer. The semiconductor package has connectors connected to the through interlayer vias and a protection film covering the molding compound and the die. The protection film is formed by a printing process. 1. A semiconductor package comprising:a redistribution layer;at least one die, disposed on the redistribution layer;a molding compound, disposed on the redistribution layer and encapsulating the at least one die;through interlayer vias, disposed on the redistribution layer and penetrating the molding compound, wherein the through interlayer vias are electrically connected to the redistribution layer and the at least one die;a protection film, disposed on the molding compound and the at least one die, wherein the protection film located on the at least one die includes a trench pattern with trenches of substantially flat bottoms;connectors, disposed on the through interlayer vias; andconductive elements, electrically connected to the redistribution layer.2. The semiconductor package as claimed in claim 1 , further comprising a dielectric material layer disposed on the molding compound claim 1 , on the at least one die and disposed between the molding compound claim 1 , the at least one die and the protection film claim 1 , wherein the dielectric material layer exposes the through interlayer vias.3. The semiconductor package as claimed in claim 2 , wherein the dielectric material layer located on the molding compound includes first openings and the connectors located within the first openings are in direct contact with the through interlayer vias.4. The semiconductor package as claimed in claim 3 ...

INTEGRATED FAN-OUT PACKAGES AND METHODS OF FORMING THE SAME

A method of forming a semiconductor device includes attaching a metal foil to a carrier, the metal foil being pre-made prior to attaching the metal foil; forming a conductive pillar on a first side of the metal foil distal the carrier; attaching a semiconductor die to the first side of the metal foil; forming a molding material around the semiconductor die and the conductive pillar; and forming a redistribution structure over the molding material. 1. A method of forming a semiconductor device , the method comprising:forming a conductive pillar over a first side of a carrier;attaching a backside of a die to the first side of the carrier;forming a molding material over the first side of the carrier around the die and around the conductive pillar;forming a redistribution structure over the die, the conductive pillar, and the molding material;removing the carrier, wherein after removing the carrier, a first end of the conductive pillar distal to the redistribution structure is exposed;forming a heat sink on the backside of the die; andbonding a semiconductor package to the first end of the conductive pillar, the heat sink being between the semiconductor package and the die.2. The method of claim 1 , wherein forming the heat sink comprises depositing a thermally conductive material on the backside of the die.3. The method of claim 2 , wherein the thermally conductive material has a thermal conductivity between about 100 watts per meter-kelvin (W/(m-k)) and about 400 W/(m-k).4. The method of claim 3 , wherein the thermally conductive material has a heat capacity of about 1700 joules per gram per degree Celsius (J/(g ° C.)) or larger.5. The method of claim 2 , wherein the backside of the die is attached to the first side of the carrier by an adhesive layer claim 2 , wherein forming the heat sink comprises:after removing the carrier, removing the adhesive layer to form a recess in the molding material, the recess exposing the backside of the die; andforming the thermally ...

Underfill Structure for Semiconductor Packages and Methods of Forming the Same

A method for forming an underfill structure and semiconductor packages including the underfill structure are disclosed. In an embodiment, the semiconductor package may include a package including an integrated circuit die; an interposer bonded to the integrated circuit die by a plurality of die connectors; and an encapsulant surrounding the integrated circuit die. The semiconductor package may further include a package substrate bonded to the interposer by a plurality of conductive connectors; a first underfill between the package and the package substrate, the first underfill having a first coefficient of thermal expansion (CTE); and a second underfill surrounding the first underfill, the second underfill having a second CTE less than the first CTE. 1. A device comprising: an integrated circuit die;', 'an interposer bonded to the integrated circuit die by a plurality of die connectors; and', 'an encapsulant surrounding the integrated circuit die;, 'a package comprisinga package substrate bonded to the interposer by a plurality of conductive connectors;a first underfill between the package and the package substrate, the first underfill having a first coefficient of thermal expansion (CTE); anda second underfill surrounding the first underfill, the second underfill having a second CTE less than the first CTE.2. The device of claim 1 , wherein the first underfill tapers from the package toward the package substrate.3. The device of claim 2 , wherein the second underfill tapers from the package substrate toward the package.4. The device of claim 1 , wherein the first underfill and the second underfill taper from the package substrate toward the package.5. The device of claim 1 , wherein the first underfill is in contact with the interposer and spaced apart from the encapsulant.6. The device of claim 1 , wherein the second underfill is in contact with the package and spaced apart from the conductive connectors.7. The device of claim 1 , wherein the first underfill has a ...

SEMICONDUCTOR PACKAGES

Semiconductor packages are provided. One of the semiconductor package includes a semiconductor die, a thermal conductive pattern, an encapsulant and a thermal conductive layer. The thermal conductive pattern is disposed aside the semiconductor die. The encapsulant encapsulates the semiconductor die and the thermal conductive pattern. The thermal conductive layer covers a rear surface of the semiconductor die, wherein the thermal conductive pattern is thermally coupled to the semiconductor die through the thermal conductive layer and electrically insulated from the semiconductor die. 1. A semiconductor package , comprising:a semiconductor die;a thermal conductive pattern aside the semiconductor die;an encapsulant, encapsulating the semiconductor die and the thermal conductive pattern; anda thermal conductive layer covering a rear surface of the semiconductor die, wherein the thermal conductive pattern is thermally coupled to the semiconductor die through the thermal conductive layer and electrically insulated from the semiconductor die.2. The semiconductor package as claimed in claim 1 , further comprising a semiconductor device stacked over and electrically connected to the semiconductor die.3. The semiconductor package as claimed in claim 1 , wherein the thermal conductive pattern comprises a plurality of discrete through vias.4. The semiconductor package as claimed in claim 3 , wherein the plurality of discrete through vias are arranged along at least one ring-shaped path surrounding the semiconductor die.5. The semiconductor package as claimed in claim 1 , wherein the thermal conductive pattern comprises a ring-shaped structure surrounding the semiconductor die.6. The semiconductor package as claimed in claim 1 , wherein the thermal conductive pattern comprises a plurality of discrete wall-shaped structures.7. The semiconductor package as claimed in claim 1 , further comprising a redistribution circuit structure disposed over an active surface of the ...

Semiconductor Device and Method of Manufacture

An integrated fan out package on package architecture is utilized along with de-wetting structures in order to reduce or eliminated delamination from through vias. In embodiments the de-wetting structures are titanium rings formed by applying a first seed layer and a second seed layer in order to help manufacture the vias. The first seed layer is then patterned into a ring structure which also exposes at least a portion of the first seed layer. 1. A semiconductor device comprising:an encapsulant surrounding a semiconductor die and a through via, wherein the through via comprises a conductive material and a seed layer;a conductive material in physical contact with the through via; anda liner ring in between a portion of the conductive material and the through via, the liner ring having outer sidewalls aligned with the through via.2. The semiconductor device of claim 1 , wherein the liner ring comprises a de-wetting material.3. The semiconductor device of claim 2 , wherein the de-wetting material is titanium.4. The semiconductor device of claim 3 , wherein the seed layer comprises copper.5. The semiconductor device of claim 1 , wherein the liner ring has an inner diameter of between about 150 μm and about 200 μm.6. The semiconductor device of claim 1 , wherein the liner ring has an outer diameter of less than about 200 μm.7. The semiconductor device of claim 1 , wherein the liner ring has a thickness of between about 50 Å and about 300 Å.8. A semiconductor device comprising:an encapsulant encapsulating a semiconductor device and a through via, the through via being separated from the semiconductor device by the encapsulant, wherein the through via comprises a first seed layer;a first lining layer adjacent to the encapsulant in a first direction and adjacent to the first seed layer in a second direction different from the first direction, wherein an outer sidewall of the first lining layer has a ring shape; anda conductive material extending through the first lining ...

Method of Forming Contact Holes in a Fan Out Package

Methods of forming packages include forming an encapsulant laterally encapsulating a die over an active surface of the die. The active surface has an electrical pad. A first opening is formed through the encapsulant to the electrical pad. In some embodiments the first opening is formed using a photolithographic technique. In some embodiments the first opening is formed using a temporary pillar by forming the temporary pillar over the electrical pad, forming the encapsulant, and then exposing and removing the temporary pillar. A conductive pattern is formed over the encapsulant including a via formed in the first opening to the electrical pad of the die's active surface. In some embodiments, a dielectric layer is formed over the encapsulant, and the conductive pattern is over the dielectric layer. Embodiments may include forming additional dielectric layers and conductive patterns. 1. A method comprising:depositing an encapsulant laterally encapsulating a die and over an active surface of the die, the active surface comprising an electrical pad;forming a first opening in the encapsulant, the first opening exposing the electrical pad;depositing a first dielectric layer over the encapsulant and in the first opening;exposing the first dielectric layer to a patterned light exposure, the patterned light exposure corresponding to a second opening to be formed in the first dielectric layer;developing the first dielectric layer after the patterned light exposure to form the second opening, the second opening being aligned to the first opening, the second opening exposing the electrical pad; anddepositing a first conductive pattern over the first dielectric layer, the first conductive pattern comprising a first via in the first opening and in the second opening electrically coupled to the electrical pad.2. The method of claim 1 , wherein the die includes a pillar disposed on the electrical pad prior to depositing the encapsulant claim 1 , wherein forming the first opening ...

Integrated Circuit Packages and Methods of Forming Same

An integrated circuit package and a method of forming the same are provided. A method includes forming a conductive column over a carrier. An integrated circuit die is attached to the carrier, the integrated circuit die being disposed adjacent the conductive column. An encapsulant is formed around the conductive column and the integrated circuit die. The carrier is removed to expose a first surface of the conductive column and a second surface of the encapsulant. A polymer material is formed over the first surface and the second surface. The polymer material is cured to form an annular-shaped structure. An inner edge of the annular-shaped structure overlaps the first surface in a plan view. An outer edge of the annular-shaped structure overlaps the second surface in the plan view. 1. A method comprising:forming a conductive column over a carrier;attaching an integrated circuit die to the carrier, the integrated circuit die being disposed adjacent the conductive column;forming an encapsulant around the conductive column and the integrated circuit die;removing the carrier to expose a first surface of the conductive column and a second surface of the encapsulant;forming a polymer material over and in physical contact with the first surface and the second surface; andcuring the polymer material to form an annular-shaped structure, wherein an inner edge of the annular-shaped structure overlaps the first surface in a plan view, and wherein an outer edge of the annular-shaped structure overlaps the second surface in the plan view.2. The method of claim 1 , wherein the polymer material comprises a UV curable polymer material.3. The method of claim 2 , wherein curing the polymer material comprises exposing the polymer material to UV light.4. The method of claim 1 , wherein the polymer material comprises a thermally curable polymer material.5. The method of claim 4 , wherein curing the polymer material comprises performing a thermal treatment on the polymer material.6. The ...

Release Film as Isolation Film in Package

A method includes forming a release film over a carrier, forming a metal post on the release film, encapsulating the metal post in an encapsulating material, performing a planarization on the encapsulating material to expose the metal post, forming a redistribution structure over the encapsulating material and the metal post, decomposing a first portion of the release film to separate a second portion of the release film from the carrier, and forming an opening in the release film to expose the metal post.

Release Film as Isolation Film in Package

A method includes forming a release film over a carrier, attaching a device over the release film through a die-attach film, encapsulating the device in an encapsulating material, performing a planarization on the encapsulating material to expose the device, detaching the device and the encapsulating material from the carrier, etching the die-attach film to expose a back surface of the device, and applying a thermal conductive material on the back surface of the device. 1. A method comprising:forming a release film over a carrier;attaching a device over the release film through a die-attach film;encapsulating the device in an encapsulating material;performing a planarization on the encapsulating material to expose the device;forming redistribution lines to electrically couple to the device;detaching the device and the encapsulating material from the carrier while the die-attach film remains attached to the device;after the detaching of the device and the encapsulating material from the carrier, removing the die-attach film to expose a back surface of the device; andapplying a thermal conductive material on the back surface of the device.2. The method of further comprising:dispensing an underfill to contact the thermal conductive material.3. The method of claim 1 , wherein after the die-attach film is removed claim 1 , a recess is formed to extend into the encapsulating material claim 1 , and the thermal conductive material is filled into the recess.4. The method of claim 1 , wherein the thermal conductive material has a thermal conductivity higher than about 1 W/k*m.5. The method of claim 1 , wherein the thermal conductive material is selected from the group consisting of solder claim 1 , silver claim 1 , copper paste claim 1 , and combinations thereof.6. The method of further comprising:forming a metal post over the carrier, wherein the metal post is encapsulated in the encapsulating material, wherein in the removing the die-attach film, a portion of the ...

Semiconductor device and manufacturing method thereof

A semiconductor structure includes a molding compound, a conductive plug, and a cover. The conductive plug is in the molding compound. The cover is over a top meeting joint between the conductive plug and the molding compound. The semiconductor structure further has a dielectric. The dielectric is on the cover and the molding compound.

SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF

A fan-out package includes a molding compound, a conductive plug and a stress buffer. The conductive plug is in the molding compound. The stress buffer is between the conductive plug and the molding compound. The stress buffer has a coefficient of thermal expansion (CTE). The CTE of the stress buffer is between a CTE of the molding compound and a CTE of the conductive plug. A method of manufacturing a three dimensional includes plating a post on a substrate, and disposing a stress buffer on the sidewall of the post. The method further includes surrounding the stress buffer with a molding compound. 1. A fan out package , comprising:a molding compound;a conductive plug in the molding compound; anda stress buffer between the conductive plug and the molding compound, wherein a coefficient of thermal expansion (CTE) of the stress buffer is between a CTE of the molding compound and a CTE of the conductive plug, and the stress buffer is a composite film, and stress buffer layers of the composite film have increasing CTE away from the conductive plug.2. (canceled)3. (canceled)4. The fan out package in claim 1 , wherein a thickness of the stress buffer is between about 0.2 μm and about 5 μm.5. The fan out package in claim 1 , wherein a top surface of the conductive plug is below a top surface of the molding compound.6. The fan out package in claim 1 , wherein a portion of the conductive plug contacts the molding compound.7. The fan out package in claim 1 , further comprising an interconnect over and contacting the conductive plug claim 1 , wherein the interconnect contacts a portion of the top surface of the conductive plug.8. A semiconductor structure claim 1 , comprising:a molding compound;a filled via in the molding compound; and a liner between the molding compound and the filled via, wherein the liner is tin, tungsten, zirconium, gold, palladium, polyimide, ENEPIG, ENEP, or PBO, and the liner is a composite film, and liner layers of the composite film have increasing ...

Package Systems Having Interposers

A package system includes a first integrated circuit disposed over an interposer. The interposer includes at least one molding compound layer including a plurality of electrical connection structures through the at least one molding compound layer. A first interconnect structure is disposed over a first surface of the at least one molding compound layer and electrically coupled with the plurality of electrical connection structures. The first integrated circuit is electrically coupled with the first interconnect structure. 1. A method comprising:providing a first substrate;forming a first interconnect layer on the first substrate;attaching the first interconnect layer to a second substrate;removing the first substrate;forming electrical connections on the first interconnect layer;forming a molding compound over the first interconnect layer, the molding compound encircling each of the electrical connections;forming a second interconnect layer on the molding compound; andremoving the second substrate.2. The method of claim 1 , wherein the forming the electrical connections on the first interconnect layer comprises:forming a patterned layer over the first interconnect layer, the patterned layer having openings;forming a conductive material in the openings; andremoving the patterned layer.3. The method of claim 2 , further comprising forming a conductive seed layer over the first interconnect layer prior to the forming the patterned layer claim 2 , and further comprising removing exposed portions of the conductive seed layer after the removing the patterned layer.4. The method of claim 1 , further comprising attaching a semiconductor substrate between adjacent ones of the electrical connections prior to the forming the molding compound.5. The method of claim 4 , wherein the molding compound extends over the semiconductor substrate.6. The method of claim 1 , further comprising forming external electrical connectors on the first interconnect layer prior to attaching to ...

SEMICONDUCTOR PACKAGE DEVICE AND MANUFACTURING METHOD THEREOF

A method of manufacturing a semiconductor device including providing a die, forming a pad on the die, disposing a first polymer over the die, patterning the first polymer with an opening over the pad, disposing a sacrificial layer over the patterned first polymer, disposing a molding surrounding the die, removing a portion of the molding thereby exposing the sacrificial layer, removing the sacrificial layer thereby exposing the pad and the first polymer, disposing a second polymer on the first polymer, patterning the second polymer with the opening over the pad, and disposing a conductive material on the pad within the opening. 1. A method of manufacturing a semiconductor device , comprising:providing a die;forming a pad on the die;disposing a first polymer over the die;patterning the first polymer with an opening over the pad;disposing a sacrificial layer over the patterned first polymer;disposing a molding surrounding the die;removing a portion of the molding thereby exposing the sacrificial layer;removing the sacrificial layer thereby exposing the pad and the first polymer;disposing a second polymer an the first polymer;patterning the second polymer with the opening over the pad; anddisposing a conductive material on the pad within the opening.2. The method of claim 1 , wherein the first polymer is surrounded by the molding.3. The method of claim 1 , wherein a portion of the pad is exposed from the first polymer.4. method of claim 1 , wherein the opening is disposed between the sacrificial layer and the pad.5. method of claim 1 , wherein the sacrificial layer includes a polymeric material.6. The method of claim 1 , wherein the molding is disposed over the sacrificial layer.7. The method of claim 1 , wherein the patterning the first polymer is performed by photolithography and etching operations.8. The method of claim 1 , wherein the removing the sacrificial layer is performed by etching operations.9. The method of claim 1 , wherein the removing the portion of the ...

Integrated Fan-Out Structure with Openings in Buffer Layer

A package includes a molding compound, a through-via penetrating through the molding compound, a device die molded in the molding compound, and a buffer layer on and contacting the molding compound. An opening is through the buffer layer to the through-via. The buffer layer has ripples in a plane parallel to an interface between the molding compound and the buffer layer and around a circumference of the opening. Other embodiments contemplate an additional package bonded to the package, and methods for forming the package. 1. A structure comprising: a through-via extending through a molding compound;', 'a device die encapsulated in the molding compound;', 'a buffer layer over the molding compound;', 'an opening disposed in the buffer layer and extending to the through-via, wherein the buffer layer comprises ripples around a circumference of the opening; and', 'a guiding trench encircling a portion of the buffer layer in a top-down view of the structure, wherein the portion of the buffer layer at least partially overlaps the device die., 'a first package comprising2. The structure of claim 1 , wherein the first package further comprises a laminating film contacting the buffer layer claim 1 , wherein the buffer layer is disposed between the laminating film and the molding compound claim 1 , and wherein the opening extends through the laminating film.3. The structure of claim 1 , wherein the ripples are in a periodic configuration around the circumference of the opening.4. The structure of further comprising a second package bonded to the first package by an electrical connector disposed in the opening.5. The structure of further comprising an underfill around the electrical connector and disposed between the first package and the second package claim 4 , wherein the underfill is partially disposed in the guiding trench.6. The structure of further comprising an additional guiding ring encircling the guiding ring in a top-down view of the structure.7. The structure of ...