Manufacturing method of semiconductor device

技术领域

本发明涉及一种半导体集成电路制造方法，特别涉及一种半导体器件的制造方法。

背景技术

在半导体集成工艺中，一个完整芯片往往包括了数以百万的电子器件，而随着工艺的发展以及不断提升的应用要求，集成电路向微细化、多层化、平坦化、薄型化发展，而超大规模的集成电路中，仅仅几毫米的硅片上设计出上百万晶体管。而且随着对功能和速度的进一步提高，器件的尺寸也在进一步缩小，集成度也在进一步提高。

在38超级闪存(super flash，SF)存储器中,由于其特殊的结构其操作特点，使其表现出强于传统存储器的优点，如存储容量大，漏电小，集成度高等一系列优点。然而在实际测试过程中，38SF的闪存单元(cell)的编程和读取速度较慢，除了工艺需优化之外，增加沟道载流子迁移率也是一种行之有效的方法。因此，在工艺优化的同时提升闪存单元的沟道载流子的迁移率，可使得cell的读写能力更强。

如图1所示，是现有38SF的结构示意图；现有38超级闪存包括：

在半导体衬底101上形成有由第一栅介质层(未显示)和字线(WL)多晶硅栅102叠加而成的字线栅。

浮栅(FG)104由TiN层组成。在浮栅104和字线多晶硅栅102隔离有栅间介质层103。

在源区109的上方形成有源线(SL)106，源线106同时作为控制栅(CG)。

在源线106和浮栅104之间隔离有栅间介质层105。

擦除栅108覆盖在源线106和浮栅104的顶部且擦除栅108和底部的源线106和浮栅104之间隔离有栅间介质层107。

在字线多晶硅栅102的侧面的半导体衬底101中还自对准形成有轻掺杂漏区110a和漏区110。

通常，闪存单元为N型器件，所述源区109和所述漏区110都是为N型重掺杂。在所述半导体衬底101上通常形成有P阱。所述源区109和所述漏区110之间的沟道区分成两段，所述沟道区的第一段由所述字线多晶硅栅102所覆盖的区域P阱组成，所述沟道区的第二段则由所述字线多晶硅栅102的靠近所述源区109一侧的侧面到所述源区109之间的P阱组成。通过在所述字线多晶硅栅102上加电压实现对所述沟道区的第一段进行控制。所述沟道区的第二段则由所述浮栅104所存储的电荷控制，当所述浮栅104中存储有标记112所示的电子时，所述沟道区的第二段会断开；当所述浮栅104中没有存储标记112所示的电子时，所述沟道区的第二段会导通。

38SF利用水平电场的写操作即编程(Program)操作和尖端TiN无电压耦合的擦(erase)操作，极大提升擦写效率和降低操作电压，该结构增大了EG对FG的嵌套窗口以及更好尖端控制，耐久力(Endurance)性能更佳。如图1所示，在写操作时，源线106会作为控制栅，在所述源线106上加电压后，会产生横向电场，使得标记112所示的电子会沿着标记111所示的箭头线注入到所述浮栅104中。在擦除操作时，标记112所示的电子会沿着标记113所示的箭头线注入到所述擦除栅108中。

由图1所示可知，所述浮栅104的底部表面会位于所述半导体衬底101的顶部表面之下，故在进行源接触(CS)刻蚀时需要对所述半导体衬底101进行过刻蚀工艺，从而在半导体衬底101的表面形成凹槽，这样在源接触刻蚀形成的源接触开口的底部表面会位于半导体衬底101的顶部表面之下，这样在源接触开口中形成所述浮栅104和所述源线106时，才能将浮栅104的底部表面设置在半导体衬底101的顶部表面之下。

对闪存单元的功能测试显示，现有闪存单元的编程过程和读取的电流较小且速度较慢，这是由于在所述浮栅104中所存储的电子数量较少导致的，在所述浮栅104中所存储的电子数量较少的原因主要是由于浮栅104的厚度及均匀性还需进一步优化，其次是编程时间横向电场的维持较短，电子的迁移速率在短时间内无法进一步加速导致进入浮栅104中的电子较少。

发明内容

本发明所要解决的技术问题是提供一种半导体器件的制造方法，能增加沟道区的应力，从而增加沟道载流子的迁移率；工艺简单，能方便加入到超级闪存的制造工艺中并从而有效改善闪存单元的读写操作性能。

为解决上述技术问题，本发明提供的半导体器件的制造方法包括如下步骤：

步骤一、提供半导体衬底，在所述半导体衬底上形成第一栅极结构，被所述第一栅极结构所覆盖的所述半导体衬底中形成有沟道区。

步骤二、进行第一次刻蚀工艺将所述第一栅极结构的至少一侧的所述半导体衬底刻蚀一定深度并形成第一凹槽。

步骤三、进行应力记忆工艺，包括如下分步骤：

步骤31、形成应力介质层，所述应力介质层覆盖在所述第一栅极结构的周侧表面并填充在所述第一凹槽中。

步骤32、进行退火使所述应力介质层的应力转移到所述沟道区中，在所述应力转移过程中，利用位于所述第一凹槽中的所述应力介质层会侧向作用所述沟道区的特点使应力转移后的所述沟道区中的应力增加。

步骤33、去除所述应力介质层。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，所述第一栅极结构包括依次叠加的第一栅介质层和第一多晶硅栅。

进一步的改进是，步骤二中，所述第一栅极结构的两侧分别为源区侧和漏区侧；所述第一凹槽位于所述第一栅极结构的源区侧；或者所述第一凹槽位于所述第一栅极结构的源区侧和漏区侧。

进一步的改进是，步骤31中的所述应力介质层具有拉应力，半导体器件为N型器件，所述沟道区为P型掺杂区。

进一步的改进是，所述应力介质层为具有拉应力的第一氮化硅层。

进一步的改进是，在形成所述应力介质层之前还包括应力阻挡层的步骤，在所述第一凹槽中，所述应力阻挡层位于所述应力介质层和所述半导体衬底之间，以防止所述应力介质层对所述半导体衬底产生应力损伤。

进一步的改进是，所述应力阻挡层的材料包括二氧化硅。

进一步的改进是，步骤一中，所述第一栅极结构为超结闪存的闪存单元的字线栅。

步骤二中，所述第一凹槽位于所述第一栅极结构的源区侧，所述第一次刻蚀工艺为源接触刻蚀工艺的过刻蚀工艺，所述源接触刻蚀工艺先对相邻的所述第一栅极结构之间的第一介质层进行刻蚀形成源接触开口，之后再对所述源接触开口底部的所述半导体衬底进行过刻蚀形成所述第一凹槽，所述第一凹槽作为所述源接触开口的组成部分。

进一步的改进是，所述第一凹槽的深度为

进一步的改进是，步骤三之后，还包括步骤：

在所述第一凹槽底部的所述半导体衬底中形成源区。

在所述源接触开口中形成浮栅和源线。

在横向上，所述浮栅位于所述第一栅极结构和所述源线之间。

所述浮栅和所述第一栅极结构的源区侧的侧面之间间隔有第一栅间介质层，所述第一栅间介质层的组成部分中包括所述第一介质层。

所述浮栅和所述源线之间间隔有第二栅间介质层。

所述源线底部直接和所述源区接触。

所述浮栅的底部段位于所述第一凹槽中且所述浮栅的底部表面和所述半导体衬底之间间隔有浮栅介质层；在写入时，所述源线同时作为控制栅，在所述控制栅的控制下，所述沟道区的电子在横向电场的作用下注入到所述浮栅的底部段中。

所述浮栅的顶部表面高于所述源线的顶部表面。

进一步的改进是，还包括步骤：

形成擦除栅。

所述擦除栅覆盖在所述浮栅和所述源线的顶部，且所述擦除栅和底部的所述浮栅和所述源线之间间隔有第三栅间介质层。

进一步的改进是，所述浮栅由TiN层组成。

进一步的改进是，步骤32中的退火采用快速热退火。

进一步的改进是，步骤33中，所述应力介质层采用化学机械研磨、干法刻蚀或湿法刻蚀去除。

现有应力记忆技术(stress memorization technique，SMT)中是在栅极结构形成之后直接形成应力介质层如具有拉应力的氮化硅，利用应力介质层包覆栅极结构的特点通过退火将应力介质层中的应力传递到被栅极结构所覆盖的沟道区中,应力在传递过程中经过栅极结构才能作用于沟道区，其实际效果会大打折扣。本发明是在现有SMT的基础上，在第一栅极结构形成之后进一步对第一栅极结构的至少一侧的半导体衬底进行刻蚀并形成第一凹槽，这样应力介质层不仅会覆盖第一栅极结构，应力介质层还会形成在第一凹槽中，在退火进行应力转移时，位于第一凹槽中的应力介质层会对沟道区进行侧向直接作用，这种作用比包覆在第一栅极结构周侧的应力介质层对沟道区的作用效果更好，故本发明最后能很好的增加沟道区的应力并从而能增加沟道载流子的迁移率，最后能提升器件性能。

另外，本发明结合栅极结构侧面的半导体衬底的刻蚀和SMT工艺即可实现，具有工艺简单的特点，故本发明能方便加入到超级闪存的制造工艺中并从而有效改善闪存单元的读写操作性能。而由于现有超级闪存的源接触刻蚀工艺中往往会对半导体衬底进行过刻蚀，故能在源接触刻蚀工艺完成后增加SMT工艺即可实现增加沟道区的应力的技术效果；所以，本发明仅需对进行SMT工艺的时机进行特别设置即可实现，相对于现有方法中将SMT工艺的放置在栅极结构形成之后进行，本发明将SMT工艺放置在源接触刻蚀工艺之后进行即可，故本发明能在不增加额外的工艺和时间成本的条件下，显著增加超级闪存的闪存单元的沟道区的应力，从而能改善闪存单元的读写操作性能。