VERTICAL TRANSISTOR STRUCTURE WITH REDUCED PARASITIC GATE CAPACITANCE
Номер патента: US20170278943A1
Опубликовано: 28-09-2017
Автор(ы): Balakrishnan Karthik, Cheng Kangguo, Hashemi Pouya, Reznicek Alexander
Принадлежит:
Получить PDF файл: Открыть в новом окне
Опубликовано: 28-09-2017
Автор(ы): Balakrishnan Karthik, Cheng Kangguo, Hashemi Pouya, Reznicek Alexander
Принадлежит:
Получить PDF файл: Открыть в новом окне
Vertical fet with shaped spacer to reduce parasitic capacitance
Номер патента: US20190181238A1. Автор: Theodorus E. Standaert,Kangguo Cheng,Junli Wang,Veeraraghavan S. Basker. Владелец: International Business Machines Corp. Дата публикации: 2019-06-13.