반도체 다이 어셈블리를 위한 온-다이 온도 제어 및 관련 시스템 및 방법

반도체 다이 어셈블리들에 대한 온-다이 온도 제어의 몇몇 실시예들, 및 연관된 시스템들 및 방법들의 특정 세부사항들이 아래에서 설명된다. 용어 "반도체 디바이스"는 하나 이상의 반도체 물질을 포함하는 고체 상태 디바이스를 통칭한다. 반도체 디바이스들(또는 다이들)의 예들은 다른 것들 중에서도, 논리 디바이스들 또는 다이들, 메모리 디바이스들 또는 다이들, 제어기들, 또는 마이크로프로세서들(예를 들어, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU))을 포함한다.

이러한 반도체 디바이스들은 집적 회로들 또는 구성요소들, 데이터 저장 요소들, 처리 구성요소들, 및/또는 반도체 기판들 상에 제조된 다른 특징부들을 포함할 수 있다. 또한, 용어 "반도체 디바이스 또는 다이"는 완성된 디바이스, 또는 완성된 기능적 디바이스가 되기 전에 다양한 가공 스테이지들에서의 어셈블리 또는 다른 구조체를 지칭할 수 있다. 사용되는 상황에 따라, 용어 "기판"은 반도체 웨이퍼, 패키지 기판, 반도체 디바이스 또는 다이 등을 포함할 수 있다. 본원에서 설명되는 방법들의 적합한 단계들은 반도체 디바이스들(웨이퍼 레벨 및/또는 다이 레벨)을 제조하는 것 그리고/또는 반도체 패키지들을 제조하는 것과 연관된 가공 단계들로 수행될 수 있다.

다양한 컴퓨팅 시스템들 또는 환경들, 예를 들어, 고성능 컴퓨팅(high-performance computing, HPC) 시스템들은 높은 대역폭 및 낮은 전력 소비를 요구한다. 반도체 다이들 사이에 상호연결부들을 형성하는 특정 방식들(예를 들어, 직접 접합 방식)은 그 요건들을 충족시키는 것뿐만 아니라, HPC 시스템들의 반도체 다이 어셈블리들의 물리적 치수들(예를 들어, 높이들)을 스케일링하기에 적합한 폼 팩터들을 제공하는 것을 가능하게 할 수 있다. 직접 접합 방식은 제2 반도체 다이(또는 제2 반도체 다이를 포함하는 제2 웨이퍼)의 전도성 구성요소들 중 대응하는 전도성 구성요소에 정렬 및 직접 접합되는 제1 반도체 다이의 각 전도성 구성요소들(예를 들어, 구리 패드들, 전도성 패드들, 접합 패드들)을 포함한다.

또한, 제1 반도체 다이의 전도성 구성요소들 각각을 둘러싸는 유전체 물질은 제2 반도체 다이의 전도성 구성요소들 각각을 둘러싸는 다른 유전체 물질에 직접 접합될 수 있다. 즉, 접합 계면은 상호연결부들 및 주변 유전체층들을 형성하기 위해 (예를 들어, 유전체 물질들 사이, 전도성 물질들 사이) 제2 반도체 다이의 대응하는 물질들에 직접 접합된 제1 반도체 다이의 둘 이상의 상이한 물질들을 포함한다. 이와 같이, 직접 접합 방식은 또한 조합 접합 방식, 하이브리드 접합 방식 등으로도 지칭될 수 있다.

일부 실시예들에서, 전도성 물질들은 주요 구성성분으로서 구리(또는 다른 적절한 전도성 물질들 또는 금속들, 이를테면 텅스텐)를 포함하고, 유전체 물질들은 실리콘 산화물(예를 들어, SiO₂), 실리콘 질화물(예를 들어, Si₃N₄), 실리콘 탄질화물(예를 들어, SiCN), 실리콘 탄산염(예를 들어, SiCO) 등을 포함한다. 직접 접합 공정 동안, 제1 및 제2 반도체 다이들(또는 제1 및 제2 반도체 다이들을 포함하는 제1 및 제2 웨이퍼들)의 유전체 물질들은 유전체 물질들이 서로 부착되고 서로 정렬된 전도성 구성요소들을 기밀하게 밀봉하도록 합쳐진다.

후속해서, 반도체 다이들은 전도성 구성요소들의 전도성 물질들이 전도성 물질들과 유전체 물질들 사이의 열 팽창 계수(CTE)들의 차이들(이는 CTE-기반 팽창으로서 지칭될 수 있음)로 인해 적어도 부분적으로 팽창 ― 예를 들어, 접합 계면을 향해 수직으로 팽윤 -할 수 있도록, 상승된 온도에서 어닐링된다(예를 들어, 접합 후 어닐링 공정). 최종적으로, 전도성 물질들은 이들 사이에 영구적인 접합 ― 예를 들어 야금학적 접합 ― 을 형성하도록 연접된다. 또한, 유전체 물질들은 접합 후 어닐링 공정 동안 그들의 접합 강도를 향상시킬 수 있다.

일부 실시예들에서, 접합 후 어닐링 온도는 대략 400℃ 이상에 도달할 수 있다. 반도체 다이들이 완전히 가공된 반도체 구성요소들(예를 들어, 다이오드들, MOSFET(metal-oxide-semiconductor field-effect-transistor)들)을 포함하므로, 어닐링 공정 동안의 추가적인 열 버짓(thermal budget)은 반도체 구성요소들의 전기적 특성들 및/또는 반도체 구성요소들을 포함하는 회로들(예를 들어, 집적 회로부)의 성능을 저하시킬 수 있다. 이에 따라, 접합 후 어닐링 공정 단계들을 제거하거나 접합 후 어닐링 공정 온도를 감소시키는 것은 직접 접합 공정 단계들을 거치는 반도체 다이들에 대한 위험들을 회피할 수 있다.

본 기술은 전도성 구성요소들(예를 들어, 구리 패드들)이 보다 낮은 접합 후 어닐링 온도에서(또는 일부 경우들에서 접합 후 어닐링 공정 없이) 야금학적 접합을 형성하도록 전도성 구성요소들의 CTE-기반 팽창을 용이하게 하기 위해 국부적인 열 에너지를 제공한다. 국부적인 열 에너지는 국부적인 열 에너지로부터 기인하는 악영향을 회피하거나 감소시키기 위해 집적 회로부로부터 충분히 멀리 있을 수 있다. 이에 따라, 본 기술은 하이브리드 접합 공정 단계들 동안 열 버짓과 연관된 위험들을 완화시킬 수 있다.

국부적인 열 에너지는 전도성 구성요소들에 근접하여 위치된 저항성 가열 구성요소를 사용하여 얻어질 수 있으며, 여기서 저항성 가열 구성요소는 예를 들어, 저항성 가열 구성요소를 통해 흐르는 전류에 응답하여, 하이브리드 접합 공정 동안 전도성 구성요소들에 대한 열을 발생시키도록 구성된다. 이러한 방식으로, 일부 실시예들에서, 국부적인 열 에너지는 접합 후 어닐링 공정에 의해 제공된 열 에너지를 보충한다 ― 예를 들어, 접합 후 어닐링 공정 동안의 온도를 낮춘다. 일부 실시예들에서, 저항성 가열 구성요소에 의해 발생된 국부적인 열 에너지는 접합 후 어닐링 공정에 의해 제공된 열 에너지를 대체하기에 충분할 수 있으며, 이에 의해 접합 후 어닐링 공정을 제거한다.

일부 실시예들에서, 저항성 가열 구성요소는 반도체 다이의 열전 구성요소 ― 예를 들어, 두 개의 상이한 금속들의 이종 접합을 포함하는 펠티에 디바이스 ― 의 일부일 수 있으며, 금속들 중 하나가 저항성 가열 구성요소에 대응한다. 열전 구성요소는 ― 예를 들어, 이종 접합에 걸쳐 인가되는 상이한 바이어스 조건들에 응답하여 ― 반도체 다이 동작 동안 열을 발생시키거나 냉각하도록 구성될 수 있다. 일부 실시예들에서, 반도체 다이들은 저항성 가열 구성요소가 없는 상기한 열전 구성요소를 포함한다. 예를 들어, 이종 접합을 형성하는 금속들 중 어느 것도 저항성 가열 구성요소에 대응하지 않고, 열전 구성요소는 하이브리드 접합 공정 동안 비활성이다.

또한, 열전 구성요소는 반도체 다이의 동작 동안 반도체 다이에 대한 국부적인 온도 제어를 제공하기 위해 반도체 다이의 온도 제어 회로에 결합될 수 있다. 추가적으로, 또는 대안적으로, 열전 구성요소는 반도체 다이의 접합 패드에 결합될 수 있으며, 이는 반도체 다이를 포함하는 반도체 다이 어셈블리의 단자(예를 들어, 볼 그리드 어레이(ball-grid-array, BGA)의 단자)와 결합될 수 있다. 이러한 방식으로, 반도체 다이 어셈블리와 결합된 외부 디바이스(예를 들어, 호스트 디바이스)는 반도체 다이 어셈블리의 동작 동안 반도체 다이에 대한 국부적인 온도 제어를 제공하도록 열전 구성요소를 동작시킬 수 있다.

본원에서 사용될 때, "전", "후", "종", "횡", "아래", "위", "상부", "하부", "상측", 및 "하측"은 도면들에 도시된 배향을 고려하여 반도체 디바이스 어셈블리들에서의 특징부들의 상대적인 방향들 또는 위치들을 지칭할 수 있다. 예를 들어, "상측" 또는 "최상측"은 다른 특징부보다 페이지의 상단에 더 가깝게 위치되는 특징부를 지칭할 수 있다. 그러나, 이들 용어들은 다른 배향들을 갖는 반도체 디바이스들을 포함하도록 광범위하게 해석되어야 한다. 달리 언급되지 않는 한, 용어들 "제1" 및 "제2"는 이러한 용어들이 기술하는 요소들을 임의로 구별하기 위해 사용된다. 이에 따라, 이들 용어들은 반드시 그러한 요소들의 시간적 또는 다른 우선순위를 나타내도록 의도되는 것은 아니다.

도 1은 직접 접합 방식들을 위한 공정 단계들의 다양한 스테이지들을 도시한다. 도해(100A)는 집적 회로부(도시되지 않음)를 갖는 기판(110), 및 집적 회로부와 결합된 기판 관통 비아(TSV)(115)를 갖는 반도체 다이(101)의 일부를 도시한다. 일부 실시예들에서, TSV(115)는 제1 전도성 물질(117)(예를 들어, 텅스텐) 및 전도성 배리어층(118)(예를 들어, TiN)을 포함한다. 반도체 다이(101)는 또한 유전체층(120)(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄산염, 또는 이들의 조합) 내에 형성된 전도성 패드(125)(또한 접합 패드로도 지칭될 수 있음)를 포함한다. 전도성 패드(125)는 TSV(115)에 (그리고 TSV(115)를 통해 집적 회로부에) 전기적으로 연결된다. 일부 실시예들에서, 전도성 패드(125)는 제2 전도성 물질(127)(예를 들어, 구리) 및 다른 전도성 배리어층(128)(예를 들어, TaN)을 포함한다.

도해(100A)에 도시된 전도성 패드(125)는 유전체층(120)의 표면(즉, 기판(110)과 반대편에 있는 표면)에 대해 깊이(D)만큼 리세싱된 표면을 포함한다. 일부 실시예들에서, CMP 공정 단계들이 전도성 패드(125)를 형성하기 위해 사용되고, 리세스는 CMP 공정의 결과일 수 있다. 예를 들어, 리세스는 유전체층(120)의 표면 상의 과도한 전도성 물질(127)을 제거하는 오버-폴리싱(over-polishing) 단계들 동안 형성될 수 있다. 또한, 리세스의 양(예를 들어, 리세스 깊이(D))은 전도성 패드(125)의 표면이 유전체층(120)의 표면 위로 돌출하지 않는 것을 보장하도록 ― 예를 들어, 그러한 돌출된 전도성 패드들(125)이 도해(100B)를 참조하여 설명될 접합 공정을 방해하는 것을 회피하도록 ― 타겟팅될 수 있다. 리세스의 양은 전도성 물질들(127)이 접합 무결성을 손상시키지 않고 도해(100C)를 참조하여 설명될 바와 같이 상호연결부(140)를 형성할 수 있도록 특정 범위 내에 있게 타겟팅될 수 있다.

도해(100B)는 접합 계면(105)에서 유전체 대 유전체 접합(130)을 형성하기 위해 상부 반도체 다이(101b) 및 하부 반도체 다이(101a)의 유전체 물질들이 서로 부착되도록 함께 부착된 두 개의 반도체 다이들(101a 및 101b)(또는 반도체 다이들(101a 및 101b)을 포함하는 두 개의 웨이퍼들)을 도시한다. 일부 실시예들에서, 유전체 표면들은 유전체 표면들의 접합을 가능하게 하기 위해 (예를 들어, 플라즈마 처리 공정을 사용하여) 활성화된다. 또한, 상부 및 하부 반도체 다이들(101a 및 101b)의 전도성 패드들(예를 들어, 상부 전도성 패드(125b) 및 하부 전도성 패드(125a))은 서로 면하도록 정렬되지만, 전도성 패드들(125a/b)의 리세싱된 표면들로 인해 서로 연결되지 않는다.

도해(100C)는 접합된 다이들/웨이퍼들이 상승된 온도(예를 들어, 약 400℃)에서 어닐링되어, 상부 및 하부 전도성 패드들(125a/b)의 전도성 물질들이 전도성 패드들(125a/b)을 둘러싸는 유전체 물질 및 리세스 표면들에 의해 정의된 개방 공간 내에서 (예를 들어, 전도성 물질들과 유전체 물질들 간의 열 팽창 계수(CTE)들의 불일치로 인해) 접합 후 어닐링 공정 동안 열 에너지를 수신하는 것에 응답하여 서로를 향해 팽창할 수 있도록 하는 것을 도시한다.

상부 및 하부 전도성 물질들의 표면들이 CTE-기반 팽창의 결과로서 접촉할 때, 전도성 물질들은 (예를 들어, 하나의 전도성 물질로부터 다른 전도성 물질로의 원자 이동(섞임, 확산)을 통해) 금속 대 금속 접합(135) - 예를 들어, 야금학적 접합, 영구적인 접합- 을 형성하도록 연합된다. 전도성 패드들(125a/b) 사이에 야금학적 접합이 형성(이에 따라, 상호연결부(140)를 형성함)되면, 접합된 다이들/웨이퍼들이 반도체 다이 어셈블리들의 주변 온도 또는 동작 온도들로 될 때 전도성 물질들은 분리(또는 절단)되지 않는다. 이러한 방식으로, 접합 계면(105)은 유전체 대 유전체 접합(130) 및 금속 대 금속 접합(135)을 포함한다.

도 2a 및 도 2b는 본 기술의 실시예들에 따른 반도체 다이 어셈블리들을 형성하는 스테이지들을 도시한 예시적인 개략도들(200A 내지 200D)을 도시한다. 도해(200A)는 도 1을 참조하여 설명된 반도체 다이(101)의 양상들의 예일 수 있거나 또는 이의 양상들을 포함할 수 있는 반도체 다이(201)의 일부를 도시한다. 예를 들어, 반도체 다이(201)는 집적 회로부(도시되지 않음)를 갖는 기판(110) 및 유전체층(120)을 포함한다.

반도체 다이(201)는 또한 유전체층(120) 내에 형성된 하나 이상의 전도성 패드(225)(또한 225a-c로서 개별적으로 식별됨)를 포함한다. 전도성 패드들(225)은 도 1을 참조하여 설명된 전도성 패드들(125)의 예들일 수 있거나 또는 이의 양상들을 포함할 수 있다. 전도성 패드들(225)을 집적 회로부에 결합하는 TSV들(115)은 도 2a 및 도 2b에서 생략된다. 전도성 패드(225)는 ― 예를 들어, 도 1을 참조하여 설명된 CMP 공정의 결과로서 ― 유전체층(120)의 표면에 대해 리세싱된 표면(리세스의 양이 D로서 표기됨)을 갖는다. 도해(200A)에 도시된 바와 같이, 전도성 패드(225)의 표면은 덮이지 않는다(즉, 노출된다).

반도체 다이(201)는 또한 유전체층(120) 내에 저항성 가열 구성요소들(210)을 포함한다. 저항성 가열 구성요소(210)는 전도성 패드들(225)로부터 전기적으로 격리된다. 또한, 저항성 가열 구성요소들(210)은 반도체 다이(201)의 상부 또는 하부 표면 상의 모든 외부 콘택트로부터 전기적으로 격리된다. 저항성 가열 구성요소들(210)은 저항성 가열 구성요소들(210)이 저항성 가열 구성요소들(210)을 통해 흐르는 전류에 응답하여 하이브리드 접합 공정 동안 전도성 패드들(225)로 국부적인 열 에너지를 공급할 수 있도록 전도성 패드들(225)에 근접하여 위치될 수 있다. 일부 실시예들에서, 저항성 가열 구성요소들(210)은 니켈 합금, NiCr 합금, FeCrAl, CuNi 합금, 몰리브덴 합금, 텅스텐 합금, 그래파이트, 실리콘 탄화물, 또는 MoSi₂ 중 적어도 하나를 포함한다. 도 4 내지 도 6을 참조하여 더 상세히 설명될 바와 같이, 반도체 다이(201)의 모든 저항성 가열 구성요소들(210)은 전류가 모든 저항성 가열 구성요소들(210)에 동시에 공급될 수 있도록 단일 회로에 연결될 수 있다. 또한, 전류는 저항성 가열 구성요소들(210)과 결합된 외부 전력 공급부에 의해 공급될 수 있다.

도해(200B)는 도 1(예를 들어, 도해(100B))을 참조하여 설명된 바와 같이 접합 계면(205)을 형성하기 위해 함께 부착되는 두 개의 반도체 다이들(201a 및 201b)(또는 반도체 다이들(201a 및 201b)을 포함하는 두 개의 웨이퍼들)을 도시한다. 도해(200B)에 도시된 바와 같이, 두 개의 반도체 다이들(201a 및 201b)은 반도체 다이들(201a 및 201b)의 전도성 패드들(225)이 서로 정렬되도록 ― 예를 들어, 전도성 패드(225a)가 전도성 패드(225d)에 정렬됨 ― 배열된다. 저항성 가열 구성요소들(210)은 유전체 대 유전체 접합 영역이 저항성 가열 구성요소들(210)의 존재로 인해 감소되지 않도록 유전체층(120) 내에 매립된다. 이와 같이, 반도체 다이(201a)의 저항성 가열 구성요소들(210)은 반도체 다이(201b)의 저항성 가열 구성요소들(210)로부터 전기적으로 격리된다.

후속해서, 저항성 가열 구성요소들(210)은 전도성 패드들(225)에 열 에너지(예를 들어, 국부적인 열 에너지)를 제공하기 위해 (예를 들어 저항성 가열 구성요소들(210)에 전류를 공급함으로써) 활성화될 수 있다. 반도체 다이(201a)의 저항성 가열 구성요소들(210) 및 반도체 다이(201b)의 저항성 가열 구성요소들(210)은 이들이 서로 전기적으로 격리됨에 따라 개별적으로 활성화될 수 있다. 저항성 가열 구성요소들(210)을 활성화시킨 결과로서, 전도성 패드들(225)의 CTE-기반 팽창이 접합 계면(205)을 향하는 화살표들로 표시된 바와 같이 발생할 수 있다. 예를 들어, 저항성 가열 구성요소(210a)는 국부적인 열 에너지를 전도성 패드(225a)에 (그리고 일부 경우들에서, 전도성 패드(225d)에) 제공한다. 반도체 다이들(201a 및 201b)(또는 반도체 다이들(201a 및 201b)을 포함하는 웨이퍼들)은 또한 전도성 패드들(225)의 CTE-기반 팽창을 용이하게 하기 위해 상승된 온도로 될 수 있다.

전도성 패드들(225)의 표면은 저항성 가열 구성요소들(210)에 의해 제공되는 국부적인 열 에너지를 수신하는 것에 응답하여 유전체층(120)의 표면을 향해(접합 계면(205)을 향해) 팽창될 수 있다. 일부 실시예들에서, 전도성 패드(225)의 표면은 저항성 가열 구성요소(210)에 의해 제공되는 국부적인 열 에너지를 수신하는 것에 응답하여 유전체층(120)(또는 접합 계면(205))의 표면으로(또는 이를 지나) 팽창된다. 이러한 실시예들에서, 저항성 가열 구성요소들(210)에 의해 제공되는 국부적인 열 에너지는 전도성 패드들(225) 사이 ― 예를 들어, 전도성 패드들(225a과 225d) 사이 ― 금속 접합 계면을 형성하기에 충분하다. 이에 따라, 접합 후 어닐링 공정이 생략될 수 있다.

일부 실시예들에서, 전도성 패드(225)의 표면은 저항성 가열 구성요소(210)에 의해 제공되는 국부적인 열 에너지를 수신하는 것에 응답하여 유전체층(120)의 표면을 향해(접합 계면(205)을 향해) 팽창되나, 접합 계면(205)에 도달하지 않을 수 있다. 이러한 실시예들에서, 저항성 가열 구성요소들(210)에 의해 제공되는 국부적인 열 에너지는 전도성 패드들(225) 사이 ― 예를 들어, 전도성 패드들(225a과 225d) 사이 ― 금속 접합 계면을 형성하기에 불충분하다.

이와 같이, 접합 후 어닐링 공정은 저항성 가열 구성요소들(210)을 활성화하는 것(예를 들어, 전류를 인가하는 것)에 추가적으로 금속성 접합 계면을 형성하기 위해 수행될 수 있다. 접합 후 어닐링 공정은 부착된 반도체 다이들(201a/b)을, 저항성 가열 구성요소들(210)에 의해 제공되는 국부적인 열 에너지 없이 서로 직접 접합하기 위해 전도성 패드들(225)에 대한 온도(예를 들어, 380℃, 400℃, 420℃ 등)보다 낮은 온도(예를 들어, 200℃, 250℃, 300℃ 등)로 가져올 수 있다. 다시 말해서, 저항성 가열 구성요소들(210)에 의해 제공되는 국부적인 열 에너지는 접합 계면(205)에서 금속 대 금속 접합을 형성하기 위해, 유전체층(120)의 표면으로(또는 유전체층(120)의 표면을 지나) 팽창하기 위한 전도성 패드(225)의 표면에 대한 총 열 에너지의 일부일 수 있다.

도해(200C)는 저항성 가열 구성요소들이 노출된 표면을 가질 수 있음을 도시한다. 예를 들어, 저항성 가열 구성요소들(211)는 (유전체층(120) 내에 매립된 저항성 가열 구성요소들(210)과 비교하여) 유전체층(120)의 표면과 동일 평면인 표면을 갖는다. 저항성 가열 구성요소들(210)과 마찬가지로, 저항성 가열 구성요소들(211)은 전도성 패드들(225)로부터 그리고 반도체 다이(201)의 상부 또는 하부 표면 상의 모든 외부 콘택트로부터 전기적으로 격리된다. 또한, 모든 저항성 열 구성요소들(211)은 전류가 모든 저항성 가열 구성요소들(211)에 동시에 공급될 수 있도록 단일 회로에 연결될 수 있다.

도해(200D)는 반도체 다이들(201a 및 201b)이 서로 부착될 때 반도체 다이들(201a)의 저항성 가열 구성요소들(211)(예를 들어, 저항성 가열 구성요소(211a))이 반도체 다이들(201b)의 대응하는 저항성 가열 구성요소들(211)(예를 들어, 저항성 가열 구성요소(211d))과 정렬되고 이들과 접촉할 수 있다는 것을 도시한다. 이러한 방식으로, 반도체 다이들(201a 및 201b)의 저항성 가열 구성요소들(211)은 동시에 활성화될 수 있다 ― 예를 들어, 저항성 가열 구성요소들(211)에 전류를 흐르게 한다. 그러나, 접합 계면(205)에서의 유전체 대 유전체 접합 영역은 유전체 대 유전체 접합 영역의 일부를 점유하는 저항성 가열 구성요소들(211)의 존재에 의해 감소될 수 있다.

전술한 예시적인 개략도들이 저항성 가열 구성요소들(210/211)을 갖는 반도체 다이들(201a/b) 양자를 도시하지만, 본 기술은 이에 제한되지 않는다. 예를 들어, 반도체 다이들(201a 또는 201b) 중 하나는 저항성 가열 구성요소들(210/211)을 포함하지 않을 수 있다.

도 3은 본 기술의 실시예들에 따른 반도체 다이들(예를 들어, 반도체 다이(201))의 전도성 패드들(225)의 하향식 평면도들을 도시한다. 도해(300A)는 폭(W) 및 길이(L)를 갖는 전도성 패드(225)(구리 패드, 접합 패드, 전도성 구성요소들)를 도시한다. 일부 실시예들에서, 폭 및 길이는 도해(300A)에 도시된 바와 유사하다. 다른 실시예들에서, 폭 및 길이는 상이하다(예를 들어, 긴 직사각형). 일부 실시예들에서, 폭(및/또는 길이)은 1 마이크로미터(μm) 미만일 수 있다. 도 3을 참조하여 설명된 전도성 패드(225)의 형상 및 치수들은 단지 예들이고, 본 기술은 이에 제한되지 않는다. 예를 들어, 전도성 패드(225)는 원, 타원, 레이스 트랙, 상이한 폭들 및 길이들을 갖는 직사각형, 또는 임의의 다각형 형상들과 유사한 풋프린트(레이아웃)를 가질 수 있다. 또한, 전도성 패드(225)는 1, 5, 10 μm보다 큰, 또는 훨씬 더 큰 폭들을 가질 수 있다.

도해들(300B 내지 300D)은 전도성 패드들(225)을 둘러싸는 저항성 가열 구성요소들(210/211)의 다양한 배열들을 도시한다. 도해들(300B, 300C, 및 300D)은 도해(200A/B)(또는 200B/D)에 도시된 전도성 패드들(225) 중 하나의 하향식 평면도에 대응할 수 있으며, 저항성 가열 구성요소들(210/211)은 전도성 패드들(225)에 근접하여 위치된다. 예를 들어, 도해(300B)는 전도성 패드(225)를 둘러싸는(에워싸는) 저항성 가열 구성요소들(210/211)를 도시한다. 도해(300C)는 전도성 패드(225)를 둘러싸는 저항성 가열 구성요소들(210/211)이 다수의 스트립들을 포함하는 것을 도시한다. 도해(300D)는 전도성 패드(225)를 둘러싸는 저항성 가열 구성요소들(210/211)이 정사각형들 또는 직사각형들의 다수의 패턴들(이는 수많은 정사각형들/직사각형들로서 지칭될 수 있음)을 포함하는 것을 도시하며, 여기서 ― 예를 들어, 전도성 패드들(225)의 레이아웃 동안 ― 전도성 패드(225)와 적어도 부분적으로 중첩되는 하나 이상의 정사각형/직사각형 패턴들이 제거된다.

일부 실시예들에서, 저항성 가열 구성요소들(210/211)은 전도성 패드들(225)이 위치되는 반도체 다이들의 하나 이상의 영역에 위치될 수 있다. 예를 들어, 일부 반도체 다이들(예를 들어, 반도체 다이(201))은 ―예를 들어, 효율적인 신호 라우팅 방식들을 위해, 반도체 다이들의 콤팩트한 레이아웃들을 위해 ― 반도체 다이들의 특정 영역들(예를 들어, 중앙 영역, 주변 영역들, 에지들 근처의 하나 이상의 영역)에 위치된 전도성 패드들(225)을 포함할 수 있다. 도 3은 반도체 다이들의 이러한 영역들(예를 들어, 세(3)개의 전도성 패드들(225)을 포함하는 영역들)을 도시하는 도해들(300E 내지 300G)을 포함한다. 도해들(300E 내지 300G)이 예들로서 이러한 영역들 내의 세(3)개의 전도성 패드들(225)을 도시하지만, 본 기술은 이에 제핸되지 않는다. 예를 들어, 전도성 패드들이 위치되는 영역은 수십 개의 전도성 패드들, 수백 개의 전도성 패드들, 또는 그 이상을 포함할 수 있다.

도 4는 본 기술의 실시예들에 따른 반도체 다이들(201)을 포함하는 반도체 웨이퍼의 하향식 평면도(400)를 도시한다. 반도체 웨이퍼(400)는 스크라이브 라인들(410)(또한 X 방향으로 연장되는 스크라이브 라인(410a) 및 Y 방향으로 연장되는 스크라이브 라인(410b)으로도 개별적으로 식별됨)을 포함한다. 각 스크라이브 라인은 전도성 경로(415)(또한, X 방향으로 연장되는 전도성 경로들(415a) 및 Y 방향으로 연장되는 전도성 경로들(415b)로도 개별적으로 식별됨)을 포함할 수 있다.

일부 실시예들에서, 전도성 경로들(415)은 반도체 다이들(201)의 금속들 및 비아들과 동시에 구축되는 다수의 레벨들의 금속들 및 비아들을 포함한다. 전도성 경로들(415)은 반도체 웨이퍼(400)의 에지로 연장될 수 있고, 에지에서 외부 커넥터(425)(또한 외부 커넥터들(425a/b)로도 개별적으로 식별됨)에 연결되도록 구성될 수 있다. 또한, 외부 커넥터들(425)이 전력 공급부(430)에 연결된다.

스크라이브 라인들(410)은 또한 금속성 트레이스들(420)(또한 X 방향으로 연장되는 금속성 트레이스(420a) 및 Y 방향으로 연장되는 금속성 트레이스(420b)로도 개별적으로 식별됨)을 포함한다. 금속성 트레이스들(420)은 도 5를 참조하여 아래에서 더 상세히 설명될 바와 같이, 전도성 경로들(415)을 반도체 다이들(201)의 저항성 가열 구성요소들(210/211)과 결합하도록 구성된다.

전도성 경로들(415)은 네트워크에 연결된 외부 커넥터들(425)이 활성화될 때 각 반도체 다이들(201)의 저항성 가열 구성요소들(201/211)에 전류를 공급할 수 있도록 금속성 트레이스들(420)을 통해 각 반도체 다이들(201)의 저항성 가열 구성요소들(201/211)을 연결하는 네트워크를 형성하도록 구성된다. 이러한 방식으로, 전력 공급부(430)는 전력 공급부(430)가 하이브리드 접합 공정 단계들 동안 국부적인 열 에너지를 발생시키기 위해 저항성 가열 구성요소들(210/211)에 전류를 제공할 수 있도록 각 반도체 다이들(201)의 저항성 가열 구성요소들(210/211)에 동작가능하게 연결될 수 있다. 다시 말해서, 반도체 다이(201)의 모든 저항성 가열 구성요소들(210/211)은 전류가 모든 저항성 가열 구성요소들(210/211)에 동시에 공급될 수 있도록 단일 회로에 연결된다.

도 5는 본 기술의 실시예들에 따른, 각각 반도체 다이들(501 및 502)의 개략적인 단면도들(500A 및 500B)을 도시한다. 반도체 다이들(501/502)은 도 1, 도 2a, 및 도 2b를 참조하여 설명된 반도체 다이들(201 및/또는 101)의 예들일 수 있거나 또는 이의 양태들을 포함할 수 있다. 예를 들어, 반도체 다이들(501 및 502) 각각은 집적 회로부(580)를 갖는 기판(110)을 포함한다. 또한, 반도체 다이들(501 및 502) 각각은 도 2a 및 도 2b를 참조하여 설명된 전도성 패드(225) 및 저항성 가열 구성요소들(210/211)(또한 저항성 가열 구성요소들(210/211a, 210/211b)로도 개별적으로 식별됨)을 갖는 유전체층(120)을 포함한다. 또한, 도해들(500A 및 500B)은 싱귤레이트되기(예를 들어, 스크라이브 라인들(410)을 통해 다이싱되기) 전의 반도체 다이들(501/502)을 도시한다. 이와 같이, 스크라이브 라인들(410)이 반도체 다이들(501/502) 옆에 도시된다.

도해(500A)는 전도성 패드(225)를 반도체 다이(501)의 전측면(505) 내에 위치된 집적 회로부(580a)와 결합하는 TSV(115a)를 포함하는 반도체 다이(501)를 도시한다. 이와 같이, 도해(500A)는 반도체 다이(501)의 후측면 내에 위치된 전도성 패드(225)(및 저항성 가열 구성요소들(210/211))를 도시한다. 반도체 다이(501)는 저항성 가열 구성요소들(210/211)이 하이브리드 접합 공정 단계들 동안 전도성 패드(225)에 국부적인 열 에너지를 제공할 수 있도록 전도성 패드(225)에 근접하여 위치되는 저항성 가열 구성요소들(210/211)을 포함한다. 저항성 가열 구성요소들(210/211)은 전도성 패드(225)로부터 전기적으로 격리되지만, 스크라이브 라인들(410)에서의 전도성 경로들(415)에 연결되는 금속성 트레이스들(420)(또한 금속성 트레이스들(420a/b)로도 개별적으로 식별됨)에 연결된다.

도 4를 참조하여 설명된 바와 같이, 전도성 경로들(415)은 하이브리드 접합 공정 단계들 동안 전력 공급부(예를 들어, 전력 공급부(430))에 연결될 수 있다. 이러한 방식으로, 전력 공급부는 저항성 가열 구성요소들(210/211)이 저항성 가열 구성요소들(210/211)을 통해 흐르는 전류에 응답하여, 하이브리드 접합 공정 동안 전도성 패드(225)에 대한 국부적인 열 에너지를 생성할 수 있도록 저항성 가열 구성요소들(210/211)과 결합될 수 있다.

하이브리드 접합 공정 후에, 반도체 다이(501)는 싱귤레이트될 수 있다 ― 예를 들어, 반도체 웨이퍼(400)가 개별 반도체 다이들(501)을 생성하기 위해 스크라이브 라인들(410)을 통해 다이싱됨. 싱귤레이션 후에, 금속성 트레이스들(420a/b)은 스크라이브 라인들(410)에서의 전도성 경로들(415)로부터 분리된다. 이와 같이, 금속성 트레이스들(420a/b)은 반도체 다이(501)의 측벽들에 대응하는 위치들(585a/c)에서 종단(절단)될 수 있다.

일부 실시예들에서, 특정 저항성 가열 구성요소들(210/211)(예를 들어, 저항성 가열 구성요소(210/211b))은 반도체 다이(501)의 열전 구성요소(575) ― 예를 들어, 두 개의 상이한 금속들의 이종 접합을 포함하는 펠티에 디바이스 ― 의 일부일 수 있으며, 금속들 중 하나가 저항성 가열 구성요소에 대응한다. 열전 구성요소들(575)는 반도체 다이(501)의 온도 제어 회로(예를 들어, 집적 회로(580b))에 동작가능하게 결합될 수 있다. 이러한 방식으로, 저항성 가열 구성요소들(210/211b)은 (예를 들어, 금속성 트레이스(420b)를 통하는 전류에 기초하여) 하이브리드 접합 공정 단계들 동안 국부적인 열 에너지를 전도성 패드(225)에 공급할 수 있고, (예를 들어, 온도 제어 회로의 제어 하에서) 반도체 다이(501)의 동작 동안 전도성 패드(225) 부근에서의 국부 온도를 제어할 수 있다.

다른 실시예들에서, 저항성 가열 구성요소(210/211b)는 금속성 트레이스(420b)에 결합되지 않을 수 있다. 이러한 실시예들에서, 저항성 가열 구성요소들(210/211b)은 하이브리드 접합 공정 단계들 동안 국부적인 열 에너지를 전도성 패드(225)에 제공하지 않고, (예를 들어, 온도 제어 회로의 제어 하에서) 반도체 다이(501)의 동작 동안 전도성 패드(225) 부근에서의 국부 온도를 제어할 수 있다.

추가적으로, 또는 대안적으로, 반도체 다이(501)의 열전 구성요소(575)는 반도체 다이(501)의 다른 접합 패드(도시되지 않음)에 결합될 수 있으며, 이는 반도체 다이(501)를 포함하는 반도체 다이 어셈블리의 단자와 결합하도록 구성될 수 있다. 이러한 방식으로, 반도체 다이 어셈블리에 결합된 호스트 디바이스는 반도체 다이 어셈블리의 동작 동안 반도체 다이(501)의 열전 구성요소들(575)을 제어할 수 있다.

도해(500B)는 전도성 패드(225)를 반도체 다이(501)의 전측면(505) 내에 위치된 집적 회로부(580a)와 결합시키는 상호연결 구조체들(590)(또한 상호연결 구조체들(590a/b)로도 개별적으로 식별됨)을 포함하는 반도체 다이(501)와 비교하여, 반도체 다이(502)를 도시한다. 상호연결 구조체들(590)은 하나 이상의 금속층 및 비아를 포함한다. 이와 같이, 도해(500B)는 반도체 다이(502)의 전측면 내에 위치된 전도성 패드(225)(및 저항성 가열 구성요소들(210/211))를 도시한다. 전도성 패드(225), 저항성 가열 구성요소들(210/211), 및 금속성 트레이스들(420)이 반도체 다이(502)의 전측면(505) 상에 형성된 유전체층(120) 내에 위치된다는 것을 제외하고는 반도체 다이(501)의 경우 제공되는 저항성 가열 구성요소들(210/211)에 관한 설명들이 반도체 다이(502)에 적용가능하다.

도 6은 본 기술의 실시예들에 따른 장치의 개략도(600)를 도시한다. 본 장치(600)는 가열되도록 구성된 챔버(610)를 포함한다. 일부 실시예들에서, 챔버(610)는 다양한 온도 ― 예를 들어 200℃, 250℃, 300℃, 350℃, 380℃, 400℃, 420℃ 등 ― 으로 가열될 수 있다. 장치(600)는 또한 챔버(610) 내에 접합 헤드(615a)를 포함하며, 이는 서로 부착된 반도체 웨이퍼들의 쌍(400)(또한 반도체 웨이퍼들(400a/b)로도 개별적으로 식별됨)을 지지하도록 구성된다. 반도체 웨이퍼들의 쌍(400a 및 400b)은 도 2a 및 도 2b의 도해들(200B 및 200D)을 참조하여 설명된 바와 같이 반도체 다이들(201a/b)을 포함하는 반도체 웨이퍼들의 쌍에 대응할 수 있다. 반도체 웨이퍼들(400a 및 400b)은 각각 복수의 반도체 다이들(예를 들어, 반도체 다이들(201, 501 및 502)) 및 반도체 다이들 사이의 복수의 스크라이브 라인들(예를 들어, 스크라이브 라인들(410))을 포함하며, 여기서 스크라이브 라인들은 반도체 다이들의 저항성 가열 구성요소들(예를 들어, 저항성 가열 구성요소들(210/211))과 결합된 전도성 경로들(예를 들어, 전도성 경로들(415))을 포함한다.

또한, 상기의 쌍의 적어도 하나의 반도체 웨이퍼(예를 들어, 반도체 웨이퍼(400a))는 상기의 쌍의 다른 반도체 웨이퍼(예를 들어, 반도체 웨이퍼(400b))에 의해 덮이지 않은 스크라이브 라인들 중 적어도 두 개의 스크라이브 라인들을 포함하여, 챔버 내의 커넥터들의 쌍(예를 들어, 커넥터들(425a/b))이 덮이지 않는 적어도 두개의 스크라이브 라인들의 전도성 경로들에 연결될 수 있다. 커넥터들의 쌍은 또한, 커넥터들의 쌍이 외부 전력 공급부로부터 저항성 가열 구성요소들에 전력(예를 들어, 전류)을 제공할 수 있도록 외부 전력 공급부(430)와 결합된다. 일부 실시예들에서, 본 장치는 접합 헤드들이 반도체 웨이퍼들의 쌍에 압력을 가할 수 있도록 다른 접합 헤드(예를 들어, 접합 헤드(615b))를 포함한다.

도 7은 본 기술의 실시예들에 따른 반도체 다이 어셈블리를 포함하는 시스템(700)을 개략적으로 도시한 블록도이다. 시스템(700)은 반도체 소자 어셈블리(770), 전원(772), 드라이버(774), 프로세서(776) 및/또는 기타 서브 시스템들 또는 구성요소들(778)을 포함할 수 있다. 반도체 디바이스 어셈블리(770)는 다수의 더 크고/거나 더 복합적인 시스템들의 임의의 시스템으로 통합될 수 있으며 대표적인 예가 도 7에 개략적으로 도시된 시스템(700)이다. 도 2a 및 도 2b를 참조하여 설명된 반도체 다이 어셈블리는 시스템(700)의 반도체 디바이스 어셈블리(770)에 포함될 수 있다.

반도체 디바이스 어셈블리(770)는 도 2a 및 도 2b를 참조하여 상술된 반도체 디바이스 어셈블리의 특징들과 대체로 유사한 특징들을 가질 수 있다. 예를 들어, 반도체 디바이스 어셈블리(770)는 서로 직접 접합되는 두 개의 반도체 다이들(예를 들어, 제1 반도체 다이(201a) 및 제2 반도체 다이(201b))을 포함한다. 반도체 다이들 각각은 유전체층 내의 전도성 패드들 및 저항성 가열 구성요소들을 포함하며, 저항성 가열 구성요소들은 저항성 가열 구성요소들을 통해 흐르는 전류에 응답하여 국부적인 열 에너지를 전도성 패드들에 공급하기 위해 전도성 패드들에 근접하여 위치된다.

일부 실시예들에서, 제1 반도체 다이의 전도성 패드들(예를 들어, 전도성 패드(225a-c))은 저항성 가열 구성요소들에 의해 발생된 국부적인 열 에너지에 응답하여 접합 계면에서 연합하기 위한 전도성 패드들의 CTE-기반 열 팽창에 적어도 부분적으로 기초하여 제2 반도체 다이의 대응하는 전도성 패드들(예를 들어, 전도성 패드들(225d-f))에 정렬되고 직접 접합된다. 일부 실시예들에서, 제1 반도체 다이의 전도성 패드들은 저항성 가열 구성요소들에 의해 발생되는 국부적인 열 에너지 없이 전도성 패드들의 열 팽창을 위해 제2 온도보다 낮은 제1 온도에서 제2 반도체 다이의 전도 패드들에 직접 접합된다.

그 결과 시스템(770)은 메모리 저장, 데이터 처리 및/또는 다른 적합한 기능들과 같은 매우 다양한 기능들 중 어느 하나를 수행할 수 있다. 이에 따라, 대표적인 시스템(770)은 핸드헬드 디바이스들(예를 들어, 모바일 폰들, 태블릿들, 디지털 리더들 및 디지털 오디오 플레이어들), 컴퓨터들, 및 가전 제품들을 제한 없이 포함할 수 있다. 시스템(770)의 구성요소들은 단일의 유닛에 하우징되거나 (예를 들어, 통신 네트워크를 통해) 다수의 상호연결된 유닛으로 분산될 수 있다. 또한, 시스템(770)의 구성요소들은 원격 디바이스들 및 광범위한 컴퓨터 판독가능 매체들 중 임의의 매체를 포함할 수 있다.

도 8은 본 기술의 실시예들에 따른 반도체 다이 어셈블리들을 형성하는 방법의 흐름도(800)이다. 흐름도(800)는 도 1 내지 도 6를 참조하여 설명된 바와 같은 방법들의 양태들을 포함할 수 있다.

본 방법은 제1 유전체층을 포함하는 제1 반도체 다이를 제공하는 단계 ― 제1 유전체층은 제1 유전체층의 제1 표면에 대해 노출되고 리세싱된 제1 상부 표면을 갖는 제1 접합 패드를 포함하고, 제1 유전체층은 제1 접합 패드에 근접하여 위치된 저항성 가열 구성요소를 포함함 - 를 포함한다(박스 810). 본 방법은 제2 유전체층을 포함하는 제2 반도체 다이를 제공하는 단계 ― 제2 유전체층은 제2 유전체층의 제2 표면에 대해 노출되고 리세싱된 제2 상부 표면을 갖는 제2 접합 패드를 포함함 ― 를 더 포함한다(박스 815). 본 방법은 제1 표면이 제2 표면과 접촉하여 접합 계면을 형성하고 제1 접합 패드가 제2 접합 패드에 정렬되고 제2 접합 패드에 면하도록, 제1 반도체 다이와 제2 반도체 다이를 부착시키는 단계를 더 포함한다(박스 820). 본 방법은 제1 접합 패드의 적어도 제1 상부 표면이 접합 계면을 향해 팽창되도록 적어도 제1 접합 패드에 열 에너지를 공급하기 위해 저항성 가열 구성요소에 전류를 인가하는 단계를 더 포함한다(박스 825).

일부 실시예들에서, 열 에너지는 열 에너지를 제1 접합 패드 및/또는 제2 접합 패드에 공급한 결과로서 제1 접합 패드 및 제2 접합 패드의 제1 상부 표면들 및 제2 상부 표면들이 서로 접합하기에 충분하다. 일부 실시예들에서, 제1 접합 패드 및 제2 접합 패드의 제1 상부 표면들 및 제2 상부 표면들 양자는 열 에너지를 수신하는 것에 응답하여 접합 계면을 향해 팽창된다. 일부 실시예들에서, 본 방법은 전류를 인가하는 것과 동시에, 제1 접합 패드 및 제2 접합 패드의 제1 상부 표면들 및 제2 상부 표면들이 서로 직접 접합하기 위해 접합 계면을 향해 팽창되도록 서로 부착된 제1 반도체 다이와 제2 반도체 다이를 제1 온도로 가열하는 단계 ― 제1 온도는 열 에너지 없이 제1 접합 패드 및 제2 접합 패드가 서로 직접 접합하기 위한 제2 온도보다 낮음 ― 를 더 포함한다.

일부 실시예들에서, 저항성 가열 구성요소는 제1 저항성 가열 구성요소이고, 열 에너지는 제1 열 에너지이며, 제2 반도체 다이는 제2 저항성 가열 구성요소를 포함하고, 본 방법은 제2 접합 패드의 제2 상부 표면이 접합 계면을 향해 팽창되도록 적어도 제2 접합 패드에 제2 열 에너지를 공급하기 위해 제2 저항성 가열 구성요소에 전류를 인가하는 단계를 더 포함한다. 일부 실시예들에서, 제1 열 에너지와 제2 열 에너지의 합이 제1 열 에너지 및 제2 열 에너지를 제1 접합 패드 및/또는 제2 접합 패드에 공급한 결과로서 제1 접합 패드 및 제2 접합 패드의 제1 상부 표면들 및 제2 상부 표면들이 서로 접합하기에 충분하다. 일부 실시예들에서, 본 방법은 전류를 제1 저항성 가열 구성요소 및 제2 저항성 가열 구성요소에 인가하는 것과 동시에, 제1 접합 패드 및 제2 접합 패드의 제1 상부 표면들 및 제2 상부 표면들이 서로 직접 접합하기 위해 접합 계면을 향해 팽창되도록 서로 부착된 제1 반도체 다이와 제2 반도체 다이를 제1 온도로 가열하는 단계 ― 제1 온도는 제1 열 에너지 및 제2 열 에너지 없이 제1 접합 패드 및 제2 접합 패드가 서로 직접 접합하기 위한 제2 온도보다 낮음 ― 를 더 포함한다.

상술된 방법들은 가능한 구현예들을 설명한 것이고 동작들 및 단계들이 재배열되거나 달리 수정될 수 있으며 다른 구현예들도 가능하다는 점을 유념해야 한다. 뿐만 아니라, 방법들 중 둘 이상으로부터의 실시예들은 조합될 수 있다. 앞에서의 내용으로부터, 본 기술의 구체적인 실시예들이 실증 목적으로 여기에 설명되었지만, 본 개시 내용에서 벗어나지 않고 다양한 변형이 이루어질 수 있다는 것이 이해될 것이다. 또한, 예시된 실시예들에서 특정 특징부들 또는 구성요소들이 특정 배열들 또는 구성들을 갖는 것으로서 도시되었지만, 다른 배열들 및 구성들이 가능하다. 또한, 특정 실시예들과 관련하여 설명된 본 기술의 특정 양태들은 또한 다른 실시예들에서 조합 또는 제거될 수도 있다.

반도체 디바이스를 포함하여, 본원에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 또는 다이 상에 형성될 수 있다. 일부 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOS)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상의 반도체 물질들의 에피택셜층들일 수 있다. 기판, 또는 기판의 서브영역들의 전도성은 인, 붕소, 또는 비소를 포함하나, 이에 제한되지는 않는 다양한 화학 종들을 사용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.

청구범위를 포함하여 본원에서 사용될 때,항목들의 리스트(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구로 끝나는 항목들의 리스트)에 사용되는 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본원에서 사용될 때, "~에 기초하여"라는 어구는 조건들의 폐집합을 언급하는 것으로서 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 예시적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 본원에서 사용될 때, "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 간주되어야 한다. 본원에서 사용된 "대표적인"이라는 용어는 "예, 사례, 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "다른 예들에 비해 유리한"을 의미하지는 않는다.

이것으로 미루어, 본 발명의 구체적인 실시예들이 예시를 위해 여기에 설명되었지만, 본 발명의 범위에서 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것이 이해될 것이다. 더 정확히 말하면, 앞에서의 설명에서, 많은 구체적인 세부 사항은 본 기술의 실시예들에 대한 자세하고 실시 가능한 설명을 제공하기 위해 논의된 것이다. 그러나, 관련 기술분야의 통상의 기술자는 본 개시가 구체적인 세부 사항들 중 하나 이상 없이도 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 보통 메모리 시스템들 및 디바이스들과 연관되는 주지의 구조들 또는 동작들은 본 기술의 다른 양태들을 모호하게 하는 것을 방지하기 위해 상세하게 제시 또는 설명되지 않았다. 일반적으로, 여기에 개시된 그러한 구체적인 실시예들에 더하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내일 수 있는 것으로 이해되어야 한다.