3d-stacked transistor device with barrier layer between upper gate structure and lower gate structure
Номер патента: EP4404252A3
Опубликовано: 25-09-2024
Автор(ы): Jaejik Baek, Kang-ill Seo, Seungchan Yun
Принадлежит: SAMSUNG ELECTRONICS CO LTD
Получить PDF файл: Открыть в новом окне
Опубликовано: 25-09-2024
Автор(ы): Jaejik Baek, Kang-ill Seo, Seungchan Yun
Принадлежит: SAMSUNG ELECTRONICS CO LTD
Получить PDF файл: Открыть в новом окне
3d-stacked transistor device with barrier layer between upper gate structure and lower gate structure
Номер патента: EP4404252A2. Автор: Kang-ill Seo,Seungchan Yun,Jaejik Baek. Владелец: SAMSUNG ELECTRONICS CO LTD. Дата публикации: 2024-07-24.