반도체 소자 및 그의 제조 방법
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다. 반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다. 본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다. 본 발명의 개념에 따른, 반도체 소자는, 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및 상기 로직 셀 상의 제1 금속 층을 포함할 수 있다. 상기 제1 금속 층은: 제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및 상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함할 수 있다. 상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고, 상기 제3 하부 배선은, 상기 제1 거리와 다른 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며, 상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고, 상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며, 상기 제1 단의 곡률과 상기 제2 단의 곡률은 서로 실질적으로 동일할 수 있다. 본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및 상기 로직 셀 상의 제1 금속 층을 포함할 수 있다. 상기 제1 금속 층은: 제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및 상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함할 수 있다. 상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 제1 하부 배선은 상기 제1 방향으로 나란히 배치된 제1 배선 및 제2 배선을 포함하고, 상기 제3 하부 배선은 상기 제1 방향으로 나란히 배치된 제3 배선 및 제4 배선을 포함하며, 상기 제1 및 제2 배선들 사이의 팁 투 팁 거리는 제1 거리이고, 상기 제3 및 제4 배선들 사이의 팁 투 팁 거리는 제2 거리이며, 상기 제1 거리 및 제2 거리 각각은 임계 거리로서, 24 nm 내지 60 nm 사이의 값을 갖고, 상기 제1 거리 및 상기 제2 거리는 서로 다를 수 있다. 본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴을 정의하는 트렌치를 채우는 소자 분리막; 상기 활성 패턴 상의 소스/드레인 패턴 및 상기 소스/드레인 패턴에 연결된 채널 패턴, 상기 채널 패턴은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 상기 채널 패턴을 가로지르며 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 활성 패턴과 상기 제1 반도체 패턴 사이의 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이의 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이의 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하며; 상기 채널 패턴과 상기 게이트 전극 사이의 게이트 절연막; 상기 게이트 전극의 상기 제4 부분의 양 측벽들 상에 각각 제공된 게이트 스페이서들; 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 소스/드레인 패턴에 접속하는 활성 콘택; 상기 제1 층간 절연막을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 연결되고; 상기 제2 층간 절연막 상의 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함할 수 있다. 상기 제1 금속 층은: 제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및 상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함할 수 있다. 상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고, 상기 제3 하부 배선은, 상기 제1 거리와 다른 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며, 상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고, 상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며, 상기 제1 단의 곡률과 상기 제2 단의 곡률은 서로 실질적으로 동일할 수 있다. 본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 식각 타겟층을 형성하는 것; 상기 식각 타겟층 상에 몰드막을 형성하는 것; 상기 몰드막 상에 일차 개구부를 포함하는 제1 마스크 패턴을 형성하는 것, 상기 일차 개구부는 제1 방향으로 서로 인접하는 제1 개구부 및 제2 개구부를 포함하고; 상기 제1 마스크 패턴 상에 제1 연장 식각 공정을 수행하여 상기 제1 개구부와 상기 제2 개구부를 연결하는 브릿지 부분을 형성하는 것, 상기 제1 개구부, 상기 제2 개구부 및 상기 브릿지 부분은 하나의 연통 개구부를 구성하고; 상기 연통 개구부 내에 스페이서를 형성하여, 상기 스페이서에 의해 상기 제1 개구부와 상기 제2 개구부를 서로 분리하는 것; 상기 제1 마스크 패턴 및 상기 스페이서를 식각 마스크로 상기 몰드막 및 상기 식각 타겟층을 순차적으로 식각하여, 상기 제1 개구부와 상기 제2 개구부에 대응하는 배선 홀들을 형성하는 것; 및 상기 배선 홀들에 금속을 채워 배선들을 형성하는 것을 포함할 수 있다. 본 발명에 따른 반도체 소자는, 임계 거리로 서로 인접하는 배선들이 포토 리소그래피 공정이 아닌 연장 식각 공정으로 구현될 수 있다. 다시 말하면, 서로 인접하는 배선들의 팁들이 연장 식각 공정으로 형성될 수 있다. 이로써 본 발명은 배선의 팁에서 발생할 수 있는 변화(variation) 및 공정 결함들을 방지할 수 있고, 결과적으로 반도체 소자의 신뢰성이 향상될 수 있다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 제1 내지 제5 하부 배선들을 나타낸 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 도 1의 제1 내지 제5 하부 배선들을 나타낸 평면도이다.
도 5, 7, 9, 11, 13, 15, 17 및 19는 본 발명의 실시예들에 따른 제1 금속 층의 제조방법을 설명하기 위한 평면도들이다.
도 6a, 8a, 10a, 12a, 14a, 16a, 18a 및 20a는 각각 도 5, 7, 9, 11, 13, 15, 17 및 19의 I-I'선에 대응하는 단면도들이다.
도 6b, 8b, 10b, 12b, 14b, 16b, 18b 및 20b는 각각 도 5, 7, 9, 11, 13, 15, 17 및 19의 II-II'선에 대응하는 단면도들이다.
도 21 및 도 22는 본 발명의 다른 실시예에 따른 제1 금속 층의 제조방법을 설명하기 위한 평면도들이다.
도 23a 내지 도 23d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 복수개의 로직 셀들(LC1, LC2)이 제공될 수 있다. 기판(100)은 실리콘, 저마늄, 실리콘저마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 예를 들어, 로직 셀들(LC1, LC2)은 제2 방향(D2)으로 서로 인접하게 배치된 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)을 포함할 수 있다. 각각의 제1 및 제2 로직 셀들(LC1, LC2) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 각각의 제1 및 제2 로직 셀들(LC1, LC2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)으로 서로 이격될 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다. 제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 저마늄(Ge) 또는 실리콘저마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다. 제1 활성 패턴(AP1) 상에 복수개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다. 제2 활성 패턴(AP2) 상에 복수개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 도 2a를 다시 참조하여, 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 단면의 형태를 설명한다. 제1 반도체 층(SEL1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께보다 클 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다. 제2 반도체 층(SEL2)은 제1 반도체 층(SEL1)을 제외한 제1 리세스(RS1)의 남은 영역을 채울 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제2 반도체 층(SEL2)의 부피의 비는, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제1 반도체 층(SEL1)의 부피의 비보다 클 수 있다. 제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은 실리콘저마늄(SiGe)을 포함할 수 있다. 구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 저마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 저마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 저마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다. 제2 반도체 층(SEL2)은 상대적으로 고농도의 저마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 저마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 저마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 제1 반도체 층(SEL1)에 인접하는 제2 반도체 층(SEL2)은 약 40 at%의 저마늄(Ge) 농도를 갖지만, 제2 반도체 층(SEL2)의 상부는 약 60 at%의 저마늄(Ge) 농도를 가질 수 있다. 제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다. 제1 반도체 층(SEL1)은, 기판(100)과 제2 반도체 층(SEL2) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제2 반도체 층(SEL2) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 적층 결함은 제1 리세스(RS1)의 바닥에서 쉽게 발생될 수 있다. 따라서 적층 결함을 방지하기 위해서는, 제1 리세스(RS1)의 바닥에 인접하는 제1 반도체 층(SEL1)의 두께가 상대적으로 큼이 바람직할 수 있다. 제1 반도체 층(SEL1)은, 후술할 희생층들(SAL)을 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 제2 반도체 층(SEL2)을 보호할 수 있다. 다시 말하면, 제1 반도체 층(SEL1)은 희생층들(SAL)을 제거하는 식각 물질이 제2 반도체 층(SEL2)으로 침투하여 이를 식각하는 것을 방지할 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치(P1)에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다. 도 2a를 다시 참조하면, PMOSFET 영역(PR) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다. 도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE1)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조). 본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. 강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다. 음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다. 강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다. 강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 저마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. 강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. 도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. 도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다. 상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다. 강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다. 일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다. 제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다. 제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 도 2b를 다시 참조하면, NMOSFET 영역(NR) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다. 기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 로직 셀들(LC1, LC2) 각각의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 분리 구조체(DB)는 제1 및 제2 로직 셀들(LC1, LC2) 사이의 경계 상에 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 제1 피치(P1)와 동일할 수 있다. 분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 채널 패턴들(CH1, CH2)을 관통할 수 있다. 분리 구조체(DB)는, 제1 로직 셀(LC1)의 제1 및 NMOSFET 영역들(PR, NR)을 제2 로직 셀(LC2)의 제1 및 NMOSFET 영역들(PR, NR)로부터 분리시킬 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다. 활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 2a 및 2c를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는, 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 공정 결함을 방지할 수 있다. 활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 및 제2 파워 배선들(MPR1, MPR2), 제1 내지 제5 하부 배선들(MI1-MI5), 및 하부 비아들(VI1)을 포함할 수 있다. 하부 비아들(VI1)은, 제1 및 제2 파워 배선들(MPR1, MPR2) 및 제1 내지 제5 하부 배선들(MI1-MI5) 아래에 제공될 수 있다. 제1 및 제2 파워 배선들(MPR1, MPR2)은 제1 및 제2 로직 셀들(LC1, LC2)을 가로지르며 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 파워 배선들(MPR1, MPR2)에 드레인 전압(VDD) 및 소스 전압(VSS)이 각각 인가될 수 있다. 도 1을 참조하면, 제1 및 제2 로직 셀들(LC1, LC2) 각각에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD)이 인가되는 제1 파워 배선(MPR1)이 배치될 수 있다. 다시 말하면, 드레인 전압(VDD)이 인가되는 제1 파워 배선(MPR1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제2 파워 배선(MPR2)이 배치될 수 있다. 다시 말하면, 소스 전압(VSS)이 인가되는 제2 파워 배선(MPR2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다. 제1 내지 제5 하부 배선들(MI1-MI5)은, 제1 파워 배선(MPR1)과 제2 파워 배선(MPR2) 사이에 배치될 수 있다. 구체적으로, 제1 파워 배선(MPR1)과 제2 파워 배선(MPR2) 사이에 제1 내지 제5 배선 트랙들(MTR1-MTR5)이 정의될 수 있다. 제1 내지 제5 배선 트랙들(MTR1-MTR5)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. 제1 내지 제5 하부 배선들(MI1-MI5)은 제2 피치(P2)로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치(P2)는, 제1 피치(P1)보다 작을 수 있다. 제1 배선 트랙(MTR1) 상에 적어도 하나의 제1 하부 배선들(MI1)이 배치될 수 있고, 제2 배선 트랙(MTR2) 상에 적어도 하나의 제2 하부 배선들(MI2)이 배치될 수 있고, 제3 배선 트랙(MTR3) 상에 적어도 하나의 제3 하부 배선들(MI3)이 배치될 수 있고, 제4 배선 트랙(MTR4) 상에 적어도 하나의 제4 하부 배선들(MI4)이 배치될 수 있고, 제5 배선 트랙(MTR5) 상에 적어도 하나의 제5 하부 배선들(MI5)이 배치될 수 있다. 제1 내지 제5 하부 배선들(MI1-MI5)은 각각 제1 내지 제5 배선 트랙들(MTR1-MTR5)을 따라 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제1 내지 제5 하부 배선들(MI1-MI5) 각각은 라인 형태 또는 바 형태를 가질 수 있다. 제1 및 제2 파워 배선들(MPR1, MPR2) 각각의 선폭은 제1 폭(W1)일 수 있다. 제1 내지 제5 하부 배선들(MI1-MI5) 각각의 선폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다 (도 2c 참조). 예를 들어, 제2 폭(W2)은 12nm보다 작을 수 있다. 제1 폭(W1)은 12nm보다 클 수 있다. 하부 비아들(VI1)은, 제1 및 제2 파워 배선들(MPR1, MPR2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 하부 비아들(VI1)은, 제1 내지 제5 하부 배선들(MI1-MI5)과 활성 및 게이트 콘택들(AC, GC) 사이에 개재될 수 있다. 예를 들어, 제1 및 제2 파워 배선들(MPR1, MPR2) 및 제1 내지 제5 하부 배선들(MI1-MI5)은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 금속을 포함할 수 있다. 제1 금속 층(M1)의 배선(MPR1, MPR2, MI1-MI5)과 그 아래의 하부 비아(VI1)는, 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선(MPR1, MPR2, MI1-MI5) 및 하부 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I)을 포함할 수 있다. 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 제2 금속 층(M2)은, 상부 비아들(VI2)을 더 포함할 수 있다. 상부 비아들(VI2)은 상부 배선들(M2_I) 아래에 제공될 수 있다. 상부 비아들(VI2)은, 제1 금속 층(M1)의 배선들(MPR1, MPR2, MI1-MI5)과 상부 배선들(M2_I) 사이에 각각 개재될 수 있다. 제2 금속 층(M2)의 상부 배선(M2_I)과 그 아래의 상부 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 상부 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다. 상부 배선들(M2_I)은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 금속을 포함할 수 있다. 본 발명의 일 실시예로, 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 제공될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다. 도 3은 본 발명의 일 실시예에 따른 도 1의 제1 내지 제5 하부 배선들을 나타낸 평면도이다. 도 3을 참조하면, 제1 배선 트랙(MTR1)에 배치된 제1 하부 배선들(MI1)은 제1 배선(MI1a) 및 제2 배선(MI1b)을 포함할 수 있다. 제1 배선(MI1a) 및 제2 배선(MI1b)은 제1 배선 트랙(MTR1)을 따라 제2 방향(D2)으로 배열될 수 있다. 제1 배선(MI1a)은, 그의 팁(tip)에 제1 단(EN1)을 가질 수 있고, 제2 배선(MI1b)은, 그의 양 팁들에 각각 제2 단(EN2) 및 제3 단(EN3)을 가질 수 있다. 제1 배선(MI1a)의 제1 단(EN1)과 제2 배선(MI1b)의 제2 단(EN2)은 제2 방향(D2)으로 서로 마주볼 수 있다. 제1 배선(MI1a)의 제1 단(EN1)과 제2 배선(MI1b)의 제2 단(EN2) 사이의 거리는 제1 거리(DI1)일 수 있다. 제1 거리(DI1)는, 제1 배선(MI1a)의 팁과 제2 배선(MI1b)의 팁 사이의 거리일 수 있다 (즉, Tip to Tip). 제1 거리(DI1)는 후술할 제2 거리(DI2)보다 클 수 있다. 제1 배선(MI1a)의 제1 단(EN1) 및 제2 배선(MI1b)의 제2 단(EN2) 각각은 굴곡질 수 있다. 제1 배선(MI1a)의 제1 단(EN1) 및 제2 배선(MI1b)의 제2 단(EN2) 각각은 볼록한 양의 곡률(positive curvature)을 가질 수 있다. 예를 들어, 제1 배선(MI1a)의 제1 단(EN1)에 제1 가상 원(IMC1)이 정의될 수 있다. 제1 가상 원(IMC1)은, 제1 단(EN1)에 대응하는 호를 포함할 수 있다. 즉, 제1 가상 원(IMC1)은 제1 단(EN1)의 굴곡(curve)에 가장 잘 부합(fit)하는 원일 수 있다. 제1 가상 원(IMC1)은 제1 반지름(R1)을 가질 수 있다. 제1 반지름(R1)은, 제1 배선(MI1a)의 제1 단(EN1)의 곡률 반경일 수 있다. 상기 곡률은 곡률 반경의 역수(reciprocal)일 수 있다. 본 발명의 실시예들에 있어서, 제2 배선(MI1b)의 제2 단(EN2)은 제1 배선(MI1a)의 제1 단(EN1)과 실질적으로 동일한 곡률 및 곡률 반경을 가질 수 있다. 예를 들어, 제2 배선(MI1b)의 제2 단(EN2)에 대응하는 제2 가상 원(IMC2)은, 제1 가상 원(IMC1)과 동일한 제1 반지름(R1)을 가질 수 있다. 본 실시예에 있어서, 제2 배선(MI1b)의 제3 단(EN3)은 제2 단(EN2)과 실질적으로 동일한 곡률 및 곡률 반경을 가질 수 있다. 예를 들어, 제2 배선(MI1b)의 제3 단(EN3)에 대응하는 제3 가상 원(IMC3)은, 제2 가상 원(IMC2)과 동일한 제1 반지름(R1)을 가질 수 있다. 제5 배선 트랙(MTR5)에 배치된 제5 하부 배선들(MI5)은 제3 배선(MI5a) 및 제4 배선(MI5b)을 포함할 수 있다. 제3 배선(MI5a)은, 그의 팁에 제4 단(EN4)을 가질 수 있고, 제4 배선(MI5b)은, 그의 양 팁들에 각각 제5 단(EN5) 및 제6 단(EN6)을 가질 수 있다. 제3 배선(MI5a)의 제4 단(EN4)과 제4 배선(MI5b)의 제5 단(EN5)은 제2 방향(D2)으로 서로 마주볼 수 있다. 제3 배선(MI5a)의 제4 단(EN4)과 제4 배선(MI5b)의 제5 단(EN5) 사이의 거리는 제2 거리(DI2)일 수 있다. 제2 거리(DI2)는, 제3 배선(MI5a)의 팁과 제4 배선(MI5b)의 팁 사이의 거리일 수 있다. 제2 거리(DI2)는 제1 배선 트랙(MTR1) 상의 제1 거리(DI1)보다 작을 수 있다. 제3 배선(MI5a)의 제4 단(EN4)과 제4 배선(MI5b)의 제5 단(EN5) 각각은 굴곡질 수 있다. 제3 배선(MI5a)의 제4 단(EN4)과 제4 배선(MI5b)의 제5 단(EN5) 각각은 양의 곡률을 가질 수 있다. 본 발명의 실시예들에 있어서, 제3 배선(MI5a)의 제4 단(EN4)은 제1 배선(MI1a)의 제1 단(EN1)과 실질적으로 동일한 곡률 및 곡률 반경을 가질 수 있다. 제4 배선(MI5b)의 제5 단(EN5)은 제1 배선(MI1a)의 제1 단(EN1)과 실질적으로 동일한 곡률 및 곡률 반경을 가질 수 있다. 예를 들어, 제3 배선(MI5a)의 제4 단(EN4)에 제4 가상 원(IMC4)이 정의될 수 있다. 제2 가상 원(IMC2)은, 제4 단(EN4)에 대응하는 호를 포함할 수 있다. 제4 가상 원(IMC4)은, 제1 가상 원(IMC1)과 동일한 제1 반지름(R1)을 가질 수 있다. 제4 배선(MI5b)의 제5 단(EN5)에 대응하는 제5 가상 원(IMC5)은, 제4 가상 원(IMC4)과 동일한 제1 반지름(R1)을 가질 수 있다. 본 실시예에 따르면, 앞서 설명한 제2 배선(MI1b)의 경우와 동일하게, 제4 배선(MI5b)의 제6 단(EN6)은 제5 단(EN5)과 실질적으로 동일한 곡률 및 곡률 반경을 가질 수 있다. 제3 배선 트랙(MTR3)에 배치된 제3 하부 배선들(MI3)은 제5 배선(MI3a) 및 제6 배선(MI3b)을 포함할 수 있다. 제6 배선(MI3b)은, 그의 팁에 제7 단(EN7)을 가질 수 있다. 제6 배선(MI3b)의 제7 단(EN7)은 제5 배선(MI3a)을 마주볼 수 있다. 제5 배선(MI3a)과 제6 배선(MI3b) 사이의 거리는 제3 거리(DI3)일 수 있다. 제3 거리(DI3)는, 제5 배선(MI3a)의 팁과 제6 배선(MI3b)의 팁 사이의 거리일 수 있다. 제3 거리(DI3)는 제1 배선 트랙(MTR1) 상의 제1 거리(DI1)보다 클 수 있다. 제6 배선(MI3b)의 제7 단(EN7)은 굴곡질 수 있다. 본 발명의 실시예들에 있어서, 제6 배선(MI3b)의 제7 단(EN7)은 제1 배선(MI1a)의 제1 단(EN1)과 실질적으로 동일한 곡률 및 곡률 반경을 가질 수 있다. 예를 들어, 제6 배선(MI3b)의 제7 단(EN7)에 제7 가상 원(IMC7)이 정의될 수 있다. 제7 가상 원(IMC7)은, 제7 단(EN7)에 대응하는 호를 포함할 수 있다. 제7 가상 원(IMC7)은, 제1 가상 원(IMC1)과 동일한 제1 반지름(R1)을 가질 수 있다. 상술한 제1 거리(DI1) 및 제2 거리(DI2)는 배선들간의 임계 거리에 해당할 수 있다. 즉, 상기 임계 거리는, 배선 제조 공정의 한계 상 구현할 수 있는 배선들간의 최소 이격 거리일 수 있다. 일반적인 반도체 공정에 있어서, 어느 하나의 레이어의 상기 임계 거리는 하나의 고정된 값을 가질 수 있다. 본 발명의 실시예들에 따르면, 동일한 배선 트랙 상에 배치된 배선들간의 이격 거리, 즉 팁 투 팁 거리(Tip to Tip distance)는 다양할 수 있다. 특히 본 발명은, 임계 거리가 하나의 고정된 값이 아니라 다양한 값을 가질 수 있다 (예를 들어, DI1 및 DI2). 예를 들어 본 발명의 제1 거리(DI1) 및 제2 거리(DI2) 각각은 제1 금속 층(M1)의 임계 거리로서, 24 nm 내지 60 nm 사이의 값을 가질 수 있다. 위와 같이 도 3에 나타난 본 발명의 제1 금속 층(M1)의 임계 거리는 DI1과 DI2의 두 가지 경우들을 가질 수 있다. 본 발명의 비교예로, 동일한 배선 트랙 상에 배치된 배선들간의 팁 투 팁 거리(Tip to Tip distance)에 따라 그에 대응하는 배선의 팁의 곡률이 달라지는 것이 일반적이다. 예를 들어, 제1 거리(DI1)로 이격된 제1 및 제2 단들(EN1, EN2) 각각의 곡률은, 제1 거리(DI1)와 다른 제2 거리(DI2)로 이격된 제4 및 제5 단들(EN4, EN5) 각각의 곡률과 다를 수 있다. 첫 번째 요인으로, 배선들 간의 팁 투 팁 거리에 따라 배선들을 형성하는 프로세스가 달라질 수 있다. 또는 두 번째 요인으로, 배선들 간의 팁 투 팁 거리에 따라 포토 리소그래피 공정에서 빛의 간섭 정도가 달라지기 때문이다. 그러나 본 발명의 실시예들에 따르면, 배선들간의 팁 투 팁 거리에 상관 없이 팁의 곡률은 항상 동일할 수 있다. 예를 들어, 본 발명은 제1 거리(DI1)로 이격된 제1 및 제2 배선들(MI1a, MI1b)과 제2 거리(DI2)로 이격된 제3 및 제4 배선들(MI5a, MI5b)을 동일한 공정으로 동시에 형성할 수 있다. 본 발명은 제1 및 제2 배선들(MI1a, MI1b) 각각의 팁과 제3 및 제4 배선들(MI5a, MI5b) 각각의 팁을 포토 리소그래피 공정이 아닌 후술할 연장 식각(Elongation etch) 공정으로 형성하기 때문에, 팁들의 곡률이 일정할 수 있다. 제1 배선 트랙(MTR1)에 인접하는 제1 파워 배선(MPR1)은, 제1 배선(MI1a)의 제1 단(EN1) 및 제2 배선(MI1b)의 제2 단(EN2) 사이의 제1 영역을 향해 돌출된 제1 돌출부(PRP1)를 포함할 수 있다. 제1 돌출부(PRP1)의 양 측벽들은, 제1 단(EN1) 및 제2 단(EN2)에 각각 대응하여 오목할 수 있다. 제2 배선 트랙(MTR2) 상에 제2 하부 배선(MI2)이 제공될 수 있다. 제2 하부 배선(MI2)은 제1 단(EN1) 및 제2 단(EN2) 사이의 상기 제2 영역을 향해 돌출된 제2 돌출부(PRP2)를 포함할 수 있다. 제2 돌출부(PRP2)는 제1 배선 트랙(MTR1)을 기준으로 제1 돌출부(PRP1)와 대칭일 수 있다. 제2 하부 배선(MI2)은, 제2 돌출부(PRP2)의 반대편에 제3 돌출부(PRP3)를 더 포함할 수 있다. 제3 돌출부(PRP3)는, 제6 배선(MI3b)의 제7 단(EN7)에 대응하는 오목한 측벽을 포함할 수 있다. 제4 배선 트랙(MTR4) 상의 제4 하부 배선(MI4) 역시 돌출부(PRP)를 포함할 수 있다. 제1 및 제2 파워 배선들(MPR1, MPR2) 및 제2 및 제4 하부 배선들(MI2, MI4) 각각은 돌출부(PRP)로 인해 그의 선폭이 변화할 수 있다. 제1, 제3 및 제5 하부 배선들(MI1, MI3, MI5) 각각의 선폭은, 그의 팁을 제외하고는 변화하지 않고 일정할 수 있다. 이는 제1, 제3 및 제5 하부 배선들(MI1, MI3, MI5)은 제2 및 제4 하부 배선들(MI2, MI4)과 달리 돌출부(PRP)를 포함하지 않기 때문이다. 본 발명의 일 실시예로, 제2 및 제4 하부 배선들(MI2, MI4) 각각의 팁의 곡률은, 상술한 제1, 제3 및 제5 하부 배선들(MI1, MI3, MI5) 각각의 팁의 곡률과 다를 수 있다. 이는, 제2 및 제4 하부 배선들(MI2, MI4)은 제1, 제3 및 제5 하부 배선들(MI1, MI3, MI5)과는 다른 포토 리소그래피 공정으로 형성될 수 있기 때문이다. 도 4는 본 발명의 다른 실시예에 따른 도 1의 제1 내지 제5 하부 배선들을 나타낸 평면도이다. 본 실시예에서는, 앞서 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 제1 배선(MI1a)의 제1 단(EN1)의 곡률과 제2 배선(MI1b)의 제2 단(EN2)의 곡률은 서로 실질적으로 동일할 수 있다. 제1 및 제2 단들(EN1, EN2) 각각은 제1 곡률 반경(R1)을 가질 수 있다. 제2 배선(MI1b)의 제3 단(EN3)은 제2 단(EN2)과 다른 곡률을 가질 수 있다. 제2 배선(MI1b)의 제3 단(EN3)은 제2 곡률 반경(R2)을 가질 수 있다. 제2 곡률 반경(R2)은 제1 곡률 반경(R1)보다 클 수 있다. 다시 말하면, 제2 배선(MI1b)의 제3 단(EN3)의 곡률은, 그의 반대 편의 제2 배선(MI1b)의 제2 단(EN2)의 곡률보다 작을 수 있다. 본 실시예에 다르면, 하나의 배선의 양 단들이 서로 다른 곡률을 가질 수 있다. 제3 배선(MI5a)의 제4 단(EN4)의 곡률과 제4 배선(MI5b)의 제5 단(EN5)의 곡률은 서로 실질적으로 동일할 수 있다. 제4 및 제5 단들(EN4, EN5) 각각의 곡률은 제1 단(EN1)의 곡률과 실질적으로 동일할 수 있다. 제4 및 제5 단들(EN4, EN5) 각각은 제1 곡률 반경(R1)을 가질 수 있다. 한편, 제4 배선(MI5b)의 제6 단(EN6)의 곡률은, 제5 단(EN5)의 곡률과 다를 수 있다. 제6 배선(MI3b)의 제7 단(EN7)의 곡률은 제1 단(EN1)의 곡률과 다를 수 있다. 예를 들어, 제6 배선(MI3b)의 제7 단(EN7)은, 제1 단(EN1)의 제1 곡률 반경(R1)보다 큰 제2 곡률 반경(R2)을 가질 수 있다. 제6 배선(MI3b)의 제7 단(EN7)의 곡률은, 제2 배선(MI1b)의 제3 단(EN3)의 곡률과 실질적으로 동일할 수 있다. 제6 배선(MI3b)의 제7 단(EN7)과 제5 배선(MI3a) 사이의 제3 거리(DI3)는, 제1 거리(DI1) 및 제2 거리(DI2)에 비해 상당히 클 수 있다. 제3 거리(DI3)는, 제1 거리(DI1) 및 제2 거리(DI2)와 달리 제1 금속 층(M1)의 임계 거리가 아닐 수 있다. 이 경우 제7 단(EN7)의 곡률은 상술한 제1, 제2, 제4 및 제5 단들(EN1, EN2, EN4, EN5) 각각의 곡률보다 작을 수 있다. 도 5, 7, 9, 11, 13, 15, 17 및 19는 본 발명의 실시예들에 따른 제1 금속 층의 제조방법을 설명하기 위한 평면도들이다. 도 6a, 8a, 10a, 12a, 14a, 16a, 18a 및 20a는 각각 도 5, 7, 9, 11, 13, 15, 17 및 19의 I-I'선에 대응하는 단면도들이다. 도 6b, 8b, 10b, 12b, 14b, 16b, 18b 및 20b는 각각 도 5, 7, 9, 11, 13, 15, 17 및 19의 II-II'선에 대응하는 단면도들이다. 본 실시예에 따른 제1 금속 층의 제조 방법은, 층간 절연막의 음각 내에 금속을 채워 배선들을 형성하는 다마신 공정에 관한 것이다. 도 5, 도 6a 및 도 6b를 참조하면, 기판(100) 상에 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 로직 트랜지스터들이 형성될 수 있다. 도 6a 및 6b에 로직 트랜지스터들을 직접 도시하지는 않았지만, 이들의 구체적인 구조는 앞서 도 2a 내지 도 2d에 나타난 것과 동일할 수 있다. 로직 트랜지스터들 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130)은 식각 타겟층(ETL)일 수 있다. 식각 타겟층(ETL) 상에 제1 몰드막(MO1) 및 제2 몰드막(MO2)이 순차적으로 형성될 수 있다. 제1 몰드막(MO1)은 티타늄 질화막(TiN) 또는 탄탈륨 질화막(TaN)과 같은 금속 질화막을 포함할 수 있다. 제2 몰드막(MO2)은 실리콘 산화막 또는 실리콘 산질화막과 같은 실리콘 함유 절연막을 포함할 수 있다. 제2 몰드막(MO2) 상에 제1 마스크 패턴(MAP1)이 형성될 수 있다. 제1 마스크 패턴(MAP1)은, 제1 포토 마스크를 이용한 제1 포토 리소그래피 공정으로 형성될 수 있다. 제1 포토 리소그래피 공정은, KrF 광원, ArF 광원 또는 EUV 광원을 이용할 수 있다. 구체적으로, 제1 마스크 패턴(MAP1)을 형성하는 것은, 제2 몰드막(MO2) 상에 마스크 막을 형성하는 것, 상기 마스크 막 상에 상기 제1 포토 리소그래피 공정으로 제1 포토 레지스트 패턴을 형성하는 것, 및 상기 제1 포토 레지스트 패턴을 식각 마스크로 상기 마스크 막을 패터닝하는 것을 포함할 수 있다. 제1 마스크 패턴(MAP1)은, 본 실시예에 따른 멀티 패터닝 기술(MPT: Multi Patterning Technique)에서의 맨드릴로 기능할 수 있다. 제1 마스크 패턴(MAP1)은, 예를 들어 비정질 실리콘을 포함할 수 있다. 제1 마스크 패턴(MAP1)은 일차 개구부들(primary openings, MOP)을 포함할 수 있다. 각각의 일차 개구부들(MOP)은 제2 몰드막(MO2)의 상면을 노출할 수 있다. 각각의 일차 개구부들(MOP)은 제2 방향(D2)으로 서로 평행하게 연장되도록 형성될 수 있다. 일차 개구부들(MOP)은 제1, 제3 및 제5 배선 트랙들(MTR1, MTR3, MTR5) 상에 정렬되도록 형성될 수 있다. 일차 개구부들(MOP)은 제2 및 제4 배선 트랙들(MTR2, MTR4) 상에는 형성되지 않을 수 있다. 일차 개구부들(MOP)은 제1, 제3 및 제5 하부 배선들(MI1, MI3, MI5)이 형성될 위치들을 각각 정의할 수 있다. 예를 들어, 제1 배선 트랙(MTR1) 상의 일차 개구부들(MOP)은, 제2 방향(D2)으로 서로 인접하는 제1 개구부(MOP1) 및 제2 개구부(MOP2)를 포함할 수 있다. 제1 개구부(MOP1)와 제2 개구부(MOP2)는 제4 거리(DI4)로 서로 이격될 수 있다. 제5 배선 트랙(MTR5) 상의 일차 개구부들(MOP)은, 제2 방향(D2)으로 서로 인접하는 제3 개구부(MOP3) 및 제4 개구부(MOP4)를 포함할 수 있다. 제3 개구부(MOP3)와 제4 개구부(MOP4)는 제5 거리(DI5)로 서로 이격될 수 있다. 제5 거리(DI5)는 제4 거리(DI4)보다 작을 수 있다. 즉, 본 실시예들에 따른 서로 인접하는 일차 개구부들(MOP)은, 이들 사이의 이격 거리가 다양하게 변화(variation)될 수 있다. 도 7, 도 8a 및 도 8b를 참조하면, 제1 마스크 패턴(MAP1) 상에 제1 연장 식각(Elongation etch) 공정(ELE1)이 수행되어, 일차 개구부들(MOP)이 수평적으로 확장될 수 있다. 제1 연장 식각 공정(ELE1)은 제2 방향(D2)과 평행한 방향으로 방향성을 가질 수 있다. 제1 연장 식각 공정(ELE1) 동안, 제1 마스크 패턴(MAP1)의 제2 방향(D2)과 평행한 방향으로의 식각률은, 제1 방향(D1)과 평행한 방향으로의 식각률보다 클 수 있다. 제1 연장 식각 공정(ELE1) 동안, 제1 마스크 패턴(MAP1)의 일차 개구부(MOP)가 제2 방향(D2)과 평행한 방향으로 더 확장될 수 있다. 보다 구체적으로, 제1 연장 식각 공정(ELE1) 동안 일차 개구부(MOP)의 제1 방향(D1)으로의 폭은 거의 증가하지 않을 수 있다. 반면 제1 연장 식각 공정(ELE1) 동안 일차 개구부(MOP)의 제2 방향(D2)으로의 길이는 증가할 수 있다. 제1 연장 식각 공정(ELE1)은, 서로 인접하는 제1 개구부(MOP1) 및 제2 개구부(MOP2)를 서로 연결시켜, 하나의 제1 연통 개구부(COP1)가 형성될 수 있다. 제1 개구부(MOP1) 및 제2 개구부(MOP2)가 서로 수평적으로 확장됨으로써, 이들이 서로 만날 수 있다. 제1 개구부(MOP1) 및 제2 개구부(MOP2)가 서로 수평적으로 확장됨으로써, 이들을 서로 연결하는 제1 브릿지 부분(BRP1)이 형성될 수 있다. 제1 개구부(MOP1), 제2 개구부(MOP2) 및 제1 브릿지 부분(BRP1)은 제1 연통 개구부(COP1)를 구성할 수 있다. 제1 연장 식각 공정(ELE1)은, 서로 인접하는 제3 개구부(MOP3) 및 제4 개구부(MOP4)를 서로 연결시켜, 하나의 제2 연통 개구부(COP2)가 형성될 수 있다. 제3 개구부(MOP3) 및 제4 개구부(MOP4)가 서로 수평적으로 확장됨으로써, 이들을 서로 연결하는 제2 브릿지 부분(BRP2)이 형성될 수 있다. 제3 개구부(MOP3), 제4 개구부(MOP4) 및 제2 브릿지 부분(BRP2)은 제2 연통 개구부(COP2)를 구성할 수 있다. 본 발명의 비교예로, 만약 상술한 제1 포토 리소그래피 공정으로 연통 개구부(COP)를 직접 형성하고자 하는 경우, 매우 미세한 병목 형태의 브릿지 부분(BRP)이 제대로 형성되지 않을 수 있다. 또한 EUV 리소그래피와 같이 광자의 양이 적은 광원의 경우, 브릿지 부분(BRP)의 형태가 무작위하게 변화(variation)될 수 있어, 목적하는 연통 개구부(COP)의 형태를 정확히 형성할 수 없다. 결과적으로 상술한 비교예에 따르면, 공정 결함이 쉽게 발생하여 소자의 신뢰성이 낮아지는 문제점이 발생할 수 있다. 본 발명의 실시예들에 따르면, 제1 연장 식각 공정(ELE1)을 통해 서로 인접하는 일차 개구부들(MOP)이 서로 병합됨으로써, 병목 형태의 브릿지 부분(BRP)을 포함하는 연통 개구부(COP)가 형성될 수 있다. 앞서 도 5에 나타난 바와 같이, 서로 인접하는 일차 개구부들(MOP)간의 이격 거리가 제4 거리(DI4) 및 제5 거리(DI5)와 같이 서로 다를지라도, 제1 연장 식각 공정(ELE1)으로 서로 인접하는 일차 개구부들(MOP)을 결함 없이 서로 병합시킬 수 있다. 이는 본 실시예와 같은 식각 공정의 제어 정밀도가, 비교예와 같은 포토 리소그래피 공정의 제어 정밀도보다 더 높기 때문이다. 결과적으로 본 발명은, 제1 방향(D1)으로 특정 폭을 갖는 브릿지 부분(BRP)을 포함하는 연통 개구부(COP)를 안정적으로 형성할 수 있다. 다시 말하면, 연통 개구부들(COP)의 브릿지 부분들(BRP)의 제1 방향(D1)으로의 폭들은 서로 실질적으로 동일할 수 있다. 도 9, 도 10a 및 도 10b를 참조하면, 제1 마스크 패턴(MAP1) 상에 스페이서들(SPS)이 형성될 수 있다. 스페이서(SPS)는, 제1 마스크 패턴(MAP1)의 일차 개구부(MOP)의 내측벽 상에 형성될 수 있다. 평면적 관점에서, 각각의 스페이서들(SPS)은, 일차 개구부(MOP)의 내측벽을 따라 콘포멀하게 형성될 수 있다. 스페이서(SPS)의 평면적 형태는, 일차 개구부(MOP)의 내측벽의 프로파일에 대응할 수 있다. 구체적으로, 스페이서들(SPS)을 형성하는 것은, 제1 마스크 패턴(MAP1) 상에 스페이서 막을 형성하는 것, 및 제1 마스크 패턴(MAP1)의 상면(또는 제2 몰드막(MO2)의 상면)이 노출될 때까지 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다. 예를 들어, 상기 스페이서 막은 티타늄 산화물을 포함할 수 있다. 연통 개구부(COP) 내에 형성된 스페이서(SPS)는 브릿지 부분(BRP)을 완전히 채울 수 있다. 예를 들어, 제1 연통 개구부(COP) 내에 형성된 스페이서(SPS)는 제1 브릿지 부분(BRP1)을 완전히 채울 수 있고, 이로써 제1 개구부(MOP1)와 제2 개구부(MOP2)가 스페이서(SPS)에 의해 서로 이격될 수 있다. 제1 브릿지 부분(BRP1)의 제1 방향(D1)으로의 폭은 제1 및 제2 개구부들(MOP1, MOP2) 각각의 폭보다 작기 때문에, 상술한 스페이서 막이 증착되면서 제1 브릿지 부분(BRP1)이 스페이서(SPS)로 완전히 채워질 수 있다. 스페이서 막의 증착 특성 상, 제1 및 제2 개구부들(MOP1, MOP2) 각각에 뾰족한 엣지(SHE)가 형성될 수 있다. 제2 브릿지 부분(BRP2) 역시 스페이서(SPS)에 의해 채워질 수 있고, 이로써 제3 개구부(MOP3)와 제4 개구부(MOP4)가 스페이서(SPS)에 의해 서로 이격될 수 있다. 도 11, 도 12a 및 도 12b를 참조하면, 스페이서(SPS) 상에 제2 연장 식각 공정(ELE2)이 수행되어, 스페이서(SPS)에 의해 둘러싸인 일차 개구부(MOP)가 수평적으로 더 확장될 수 있다. 상술한 제1 연장 식각 공정(ELE1)과 동일하게, 제2 연장 식각 공정(ELE2)은 제2 방향(D2)과 평행한 방향으로 방향성을 가질 수 있다. 제2 연장 식각 공정(ELE2) 동안, 스페이서(SPS)에 대한 제2 방향(D2)과 평행한 방향으로의 식각률은, 제1 방향(D1)과 평행한 방향으로의 식각률보다 클 수 있다. 구체적으로 제2 연장 식각 공정(ELE2)을 통해, 제1 개구부(MOP1)의 양 단이 수평적으로 더 연장될 수 있다. 제2 연장 식각 공정(ELE2)으로 인해, 제1 및 제2 개구부들(MOP1, MOP2) 각각의 뾰족한 엣지(SHE)가 라운드된 엣지(RDE)로 변경될 수 있다. 배선의 일 단이 뾰족한 엣지 를 가질 경우, 배선의 금속이 뾰족한 엣지에 잘 채워지지 않거나 또는 인접한 배선으로 엣지가 연결되는 공정 결함이 쉽게 발생할 수 있다. 본 발명의 실시예들에 따르면, 제2 연장 식각 공정(ELE2)을 통해 일차 개구부(MOP)의 양 단들(또는 팁들(tips))이 라운드된 엣지를 갖도록 할 수 있다. 일차 개구부들(MOP)의 단들이 제2 연장 식각 공정(ELE2)을 통해 함께 형성되기 때문에, 앞서 도 3을 참조하여 설명한 바와 같이 배선들의 팁의 곡률은 서로 동일할 수 있다. 본 발명의 실시예들에 따르면, 제2 연장 식각 공정(ELE2)을 통해 인접하는 개구부들간의 이격 거리가 결정될 수 있다. 예를 들어, 제1 개구부(MOP1)와 제2 개구부(MOP2) 사이의 이격 거리(즉, 팁 투 팁 거리)는 제2 연장 식각 공정(ELE2)을 통해 결정될 수 있다. 상술한 바와 같이, 식각 공정의 제어 정밀도는 포토 리소그래피 공정의 제어 정밀도보다 더 높기 때문에, 본 발명은 보다 정밀하게 배선들간의 팁 투 팁 거리를 조절할 수 있다. 또한, 본 발명은 배선들간의 팁 투 팁 거리를 다양하게 변화(variation)시킬 수 있다. 도 13, 도 14a 및 도 14b를 참조하면, 제2 몰드막(MO2) 상에 제2 마스크 패턴(MAP2)이 형성될 수 있다. 제2 마스크 패턴(MAP2)은, 제2 포토 마스크를 이용한 제2 포토 리소그래피 공정으로 형성될 수 있다. 제2 마스크 패턴(MAP2)은, 본 실시예에 따른 멀티 패터닝 기술에서의 제2 마스크로 기능할 수 있다. 제2 마스크 패턴(MAP2)은 이차 개구부들(secondary openings, IOP)을 포함할 수 있다. 각각의 이차 개구부들(IOP)은 제1 마스크 패턴(MAP1)의 상면을 노출할 수 있다. 각각의 이차 개구부들(IOP)은 스페이서(SPS)의 일부를 노출할 수 있다. 각각의 이차 개구부들(IOP)은 제2 방향(D2)으로 서로 평행하게 연장되도록 형성될 수 있다. 이차 개구부들(IOP)은 제2 및 제4 배선 트랙들(MTR2, MTR4) 및 파워 트랙 상에 정렬되도록 형성될 수 있다. 이차 개구부들(IOP)은 제1, 제3 및 제5 배선 트랙들(MTR1, MTR3, MTR5) 상에는 형성되지 않을 수 있다. 즉, 이차 개구부들(IOP)은 일차 개구부들(MOP)로부터 제1 방향(D1)으로 오프셋될 수 있다. 이차 개구부들(IOP)은 제1 및 제2 파워 배선들(MPR1, MPR2) 및 제2 및 제4 하부 배선들(MI2, MI4)이 형성될 위치들을 각각 정의할 수 있다. 도 15, 도 16a 및 도 16b를 참조하면, 제2 마스크 패턴(MAP2)을 식각 마스크로 제1 마스크 패턴(MAP1) 상에 이방성 식각 공정이 수행될 수 있다. 제2 마스크 패턴(MAP2)의 이차 개구부들(IOP)에 의해 노출된 제1 마스크 패턴(MAP1)의 제1 부분이 선택적으로 제거될 수 있다. 제2 마스크 패턴(MAP2)에 덮인 제1 마스크 패턴(MAP1)의 제2 부분은 제거되지 않고 잔류할 수 있다. 상기 이방성 식각 공정에서 스페이서들(SPS)은 제1 마스크 패턴(MAP1)에 대해 식각 선택비를 갖기 때문에, 스페이서들(SPS)은 제거되지 않고 그대로 잔류할 수 있다. 즉, 이차 개구부(IOP)는 스페이서(SPS)에 의해 자기 정렬된 형태로 제2 몰드막(MO2)을 노출할 수 있다. 후속으로 제2 마스크 패턴(MAP2)을 제거할 수 있다. 제2 몰드막(MO2) 상에 스페이서들(SPS) 및 제2 마스크 패턴(MAP2)에 덮여있던 제1 마스크 패턴(MAP1)이 잔류할 수 있다. 스페이서들(SPS) 및 제1 마스크 패턴(MAP1)은, 제2 몰드막(MO2)의 상면을 노출하는 일차 개구부들(MOP) 및 이차 개구부들(IOP)을 정의할 수 있다. 도 17, 도 18a 및 도 18b를 참조하면, 스페이서들(SPS) 및 제1 마스크 패턴(MAP1)을 식각 마스크로 제1 및 제2 몰드막들(MO1, MO2)이 패터닝될 수 있다. 패터닝된 제1 및 제2 몰드막들(MO1, MO2)을 식각 마스크로, 식각 타겟층(ETL)인 제3 층간 절연막(130)이 리세스될 수 있다. 제3 층간 절연막(130)이 리세스됨으로써 배선 홀들(MIH)이 형성될 수 있다. 평면적 관점에서, 배선 홀들(MIH)은 상술한 일차 개구부들(MOP) 및 이차 개구부들(IOP)에 대응할 수 있다. 배선 홀들(MIH)은 제1 내지 제5 배선 트랙들(MTR1-MTR5) 및 파워 트랙 상에 정렬될 수 있다. 배선 홀들(MIH)은 제1 금속 층의 배선들이 채워질 층간 절연막의 음각일 수 있다. 도 19, 도 20a 및 도 20b를 참조하면, 제1 및 제2 몰드막들(MO1, MO2)이 선택적으로 제거될 수 있다. 제3 층간 절연막(130)의 배선 홀들(MIH) 내에 금속이 채워질 수 있다. 예를 들어, 배선 홀들(MIH) 내에 배리어막 및 금속막이 순차적으로 형성될 수 있다. 상기 배리어막은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다. 상기 금속막은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 배선 홀들(MIH) 내에 금속이 채워짐으로써, 제1 금속 층(M1)의 배선들이 형성될 수 있다. 제1 금속 층(M1)의 배선들은, 파워 트랙 상의 제1 및 제2 파워 배선들(MPR1, MPR2), 및 제1 내지 제5 배선 트랙들(MTR1-MTR5) 상의 제1 내지 제5 하부 배선들(MI1-MI5)을 포함할 수 있다. 제1 금속 층(M1)의 배선들에 대한 상세한 설명은, 앞서 도 3 및 도 4를 참조하여 설명한 것과 동일할 수 있다. 도 21 및 도 22는 본 발명의 다른 실시예에 따른 제1 금속 층의 제조방법을 설명하기 위한 평면도들이다. 본 실시예에서는, 앞서 도 5 내지 도 20b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 도 21을 참조하면, 도 15, 도 16a 및 도 16b의 결과물을 이용하여 제2 몰드막(MO2)을 패터닝할 수 있다. 이로써 제2 몰드막(MO2)이 패터닝되어 제1 몰드막(MO1)의 상면을 노출하는 배선 홀들(MIH)이 형성될 수 있다. 배선 홀들(MIH)은, 상술한 일차 개구부들(MOP) 및 이차 개구부들(IOP)에 대응할 수 있다. 제2 몰드막(MO2) 상에 제3 연장 식각 공정(ELE3)이 수행되어, 각각의 배선 홀들(MIH)이 수평적으로 더 확장될 수 있다. 상술한 제1 및 제2 연장 식각 공정들(ELE1, ELE2)과 동일하게, 제3 연장 식각 공정(ELE3)은 제2 방향(D2)과 평행한 방향으로 방향성을 가질 수 있다. 제3 연장 식각 공정(ELE3) 동안, 제2 몰드막(MO2)에 대한 제2 방향(D2)과 평행한 방향으로의 식각률은, 제1 방향(D1)과 평행한 방향으로의 식각률보다 클 수 있다. 구체적으로 제3 연장 식각 공정(ELE3)을 통해, 배선 홀(MIH)의 양 단이 수평적으로 더 연장될 수 있다. 제3 연장 식각 공정(ELE3)으로 인해, 배선 홀(MIH)의 단(end)의 곡률은 더 작아질 수 있다. 앞서 설명한 제1 및 제2 연장 식각 공정들(ELE1, ELE2)은 제1, 제3 및 제5 배선 트랙들(MTR1, MTR3, MTR5) 상의 배선의 단(end)에만 영향을 미쳤다. 그러나 본 실시예에 따른 제3 연장 식각 공정(ELE3)은, 제1 내지 제5 배선 트랙들(MTR1-MTR5) 및 파워 트랙 상의 모든 배선의 단(end)에 영향을 미칠 수 있다. 도 22를 참조하면, 제2 몰드막(MO2)을 식각 마스크로 제1 몰드막(MO1) 및 제3 층간 절연막(130)을 순차적으로 패터닝하여, 제3 층간 절연막(130) 내에 음각(즉, 배선 홀들(MIH))이 형성될 수 있다. 배선 홀들(MIH) 내에 금속을 채워 제1 금속 층(M1)의 배선들(MPR1, MPR2, MI1-MI5)이 형성될 수 있다. 본 실시예에 따르면, 제3 연장 식각 공정(ELE3)을 통해 배선의 팁의 날카로움(Sharpness)를 감소시킬 수 있고, 이로써 배선의 공정 결함이 줄어들 수 있다. 또한 제1 금속 층(M1)의 배선들간의 팁 투 팁 거리를 더 좁혀 더욱 미세한 제1 금속 층(M1)이 구현될 수 있다. 도 23a 내지 도 23d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다. 소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 23d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다. 제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 관한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 동일하거나 유사할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다. 도 35d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다. 그 외, 활성 및 게이트 콘택들(AC, GC), 제1 금속 층(M1) 및 제2 금속 층(M2)에 관한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다. 본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및 상기 로직 셀 상의 제1 금속 층을 포함한다. 상기 제1 금속 층은: 제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및 상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함한다. 상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며, 상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고, 상기 제3 하부 배선은, 상기 제1 거리와 다른 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며, 상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고, 상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며, 상기 제1 단의 곡률과 상기 제2 단의 곡률은 서로 실질적으로 동일하다. 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및상기 로직 셀 상의 제1 금속 층을 포함하되,상기 제1 금속 층은:제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함하고,상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며,상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고,상기 제3 하부 배선은, 상기 제1 거리와 다른 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며,상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고,상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며,상기 제1 단의 곡률과 상기 제2 단의 곡률은 서로 실질적으로 동일한 반도체 소자. 제1항에 있어서,상기 제1 거리는 상기 제1 및 제2 배선들 사이의 팁 투 팁 거리이고,상기 제2 거리는 상기 제3 및 제4 배선들 사이의 팁 투 팁 거리이며,상기 제1 거리 및 상기 제2 거리 각각은, 24 nm 내지 60 nm 사이의 값을 갖는 반도체 소자. 제1항에 있어서,상기 제2 하부 배선은, 그의 양 측에 각각 제1 돌출부 및 제2 돌출부를 포함하고,상기 제1 돌출부는 상기 제1 및 제2 배선들 사이의 제1 영역을 향해 돌출되며,상기 제2 돌출부는 상기 제3 및 제4 배선들 사이의 제2 영역을 향해 돌출된 반도체 소자. 제3항에 있어서,상기 제1 내지 제4 배선들 각각의 선폭은, 상기 제1 방향에 따라 변화하지 않고 일정하며,상기 제2 하부 배선의 선폭은, 상기 제1 및 제2 돌출부들에 의해 변화하는 반도체 소자. 제1항에 있어서,상기 제1 배선은, 상기 제1 단에 대향(opposite)하는 제3 단을 갖고,상기 제3 단의 곡률은 상기 제1 단의 곡률과 다른 반도체 소자. 제5항에 있어서,상기 제3 단의 곡률은 상기 제1 단의 곡률보다 작은 반도체 소자. 제1항에 있어서,상기 제1 하부 배선 및 상기 제3 하부 배선은 제1 포토 마스크를 이용해 형성되고,상기 제1 파워 배선, 상기 제2 파워 배선 및 상기 제2 하부 배선은 제2 포토 마스크를 이용해 형성되는 반도체 소자. 제1항에 있어서,상기 제1 단 및 상기 제2 단 각각은 볼록하게 라운드진 반도체 소자. 제1항에 있어서,상기 제1 단 및 상기 제2 단은 연장 식각 공정을 통해 함께 형성되고,상기 제1 거리와 상기 제2 거리는 상기 연장 식각 공정에 의해 정의되는 반도체 소자. 제1항에 있어서,상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴;상기 기판 상에 제공되어 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막;상기 제1 및 제2 활성 패턴들 상에 각각 제공된 제1 채널 패턴 및 제2 채널 패턴;상기 제1 채널 패턴 양 측에 각각 제공된 제1 소스/드레인 패턴들;상기 제2 채널 패턴 양 측에 각각 제공된 제2 소스/드레인 패턴들;상기 제1 및 제2 채널 패턴들을 가로지르며 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 전극;상기 제1 및 제2 소스/드레인 패턴들 중 적어도 하나와 연결되는 활성 콘택; 및상기 게이트 전극과 연결되는 게이트 콘택을 더 포함하되,상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택 상에 제공되어, 상기 활성 콘택 및 상기 게이트 콘택과 연결되는 반도체 소자. 기판 상의 로직 셀, 상기 로직 셀은 PMOSFET 영역 및 NMOSFET 영역을 포함하고; 및상기 로직 셀 상의 제1 금속 층을 포함하되,상기 제1 금속 층은:제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함하고,상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며,상기 제1 하부 배선은 상기 제1 방향으로 나란히 배치된 제1 배선 및 제2 배선을 포함하고,상기 제3 하부 배선은 상기 제1 방향으로 나란히 배치된 제3 배선 및 제4 배선을 포함하며,상기 제1 및 제2 배선들 사이의 팁 투 팁 거리는 제1 거리이고,상기 제3 및 제4 배선들 사이의 팁 투 팁 거리는 제2 거리이며,상기 제1 거리 및 제2 거리 각각은 임계 거리로서, 24 nm 내지 60 nm 사이의 값을 갖고,상기 제1 거리 및 상기 제2 거리는 서로 다른 반도체 소자. 제11항에 있어서,상기 제1 및 제2 배선들 각각의 팁의 곡률은, 상기 제3 및 제4 배선들 각각의 팁의 곡률과 실질적으로 동일한 반도체 소자. 제12항에 있어서,상기 제2 하부 배선의 팁의 곡률은, 상기 제1 및 제2 배선들 각각의 팁의 곡률과 다른 반도체 소자. 제11항에 있어서,상기 제1 및 제2 배선들 각각의 팁은 볼록하게 라운드지고,상기 제3 및 제4 배선들 각각의 팁은 볼록하게 라운드진 반도체 소자. 제11항에 있어서,상기 제1 하부 배선 및 상기 제3 하부 배선은 제1 포토 마스크를 이용해 형성되고,상기 제1 파워 배선, 상기 제2 파워 배선 및 상기 제2 하부 배선은 제2 포토 마스크를 이용해 형성되는 반도체 소자. 기판 상의 활성 패턴;상기 활성 패턴을 정의하는 트렌치를 채우는 소자 분리막;상기 활성 패턴 상의 소스/드레인 패턴 및 상기 소스/드레인 패턴에 연결된 채널 패턴, 상기 채널 패턴은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고;상기 채널 패턴을 가로지르며 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 활성 패턴과 상기 제1 반도체 패턴 사이의 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이의 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이의 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하며;상기 채널 패턴과 상기 게이트 전극 사이의 게이트 절연막;상기 게이트 전극의 상기 제4 부분의 양 측벽들 상에 각각 제공된 게이트 스페이서들;상기 게이트 전극의 상면 상의 게이트 캐핑 패턴;상기 게이트 캐핑 패턴 상의 제1 층간 절연막;상기 제1 층간 절연막을 관통하여 상기 소스/드레인 패턴에 접속하는 활성 콘택;상기 제1 층간 절연막을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택;상기 제1 층간 절연막 상의 제2 층간 절연막;상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 연결되고;상기 제2 층간 절연막 상의 제3 층간 절연막; 및상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함하되,상기 제1 금속 층은:제1 방향으로 서로 평행하게 연장되는 제1 파워 배선 및 제2 파워 배선; 및상기 제1 파워 배선과 상기 제2 파워 배선 사이에 정의된 제1 배선 트랙, 제2 배선 트랙 및 제3 배선 트랙 상에 각각 배치되는 제1 하부 배선, 제2 하부 배선 및 제3 하부 배선을 포함하고,상기 제1 내지 제3 배선 트랙들은 상기 제1 방향으로 서로 평행하게 연장되며,상기 제1 하부 배선은, 제1 거리만큼 상기 제1 방향으로 서로 이격된 제1 배선 및 제2 배선을 포함하고,상기 제3 하부 배선은, 상기 제1 거리와 다른 제2 거리만큼 상기 제1 방향으로 서로 이격된 제3 배선 및 제4 배선을 포함하며,상기 제1 배선은 상기 제2 배선을 마주보는 제1 단을 갖고,상기 제3 배선은 상기 제4 배선을 마주보는 제2 단을 가지며,상기 제1 단의 곡률과 상기 제2 단의 곡률은 서로 실질적으로 동일한 반도체 소자. 제16항에 있어서,상기 제1 거리는 상기 제1 및 제2 배선들 사이의 팁 투 팁 거리이고,상기 제2 거리는 상기 제3 및 제4 배선들 사이의 팁 투 팁 거리이며,상기 제1 거리 및 상기 제2 거리 각각은, 24 nm 내지 60 nm 사이의 값을 갖는 반도체 소자. 제16항에 있어서,상기 제1 배선은, 상기 제1 단에 대향(opposite)하는 제3 단을 갖고,상기 제3 단의 곡률은 상기 제1 단의 곡률과 다른 반도체 소자. 제16항에 있어서,상기 제1 하부 배선 및 상기 제3 하부 배선은 제1 포토 마스크를 이용해 형성되고,상기 제1 파워 배선, 상기 제2 파워 배선 및 상기 제2 하부 배선은 제2 포토 마스크를 이용해 형성되는 반도체 소자. 제16항에 있어서,상기 제1 단 및 상기 제2 단 각각은 볼록하게 라운드진 반도체 소자.